专利名称：背景调适性二进制运算解码装置及其解码方法
技术领域：
本发明涉及一种背景调适性二进制运算解码装置及其解码方法，特别地涉及于一种用于提高视频解码效率以及降低硬件成本的背景调适性二进制运算解码装置及其解码方法。
背景技术：
Yongseok Yi 等人于2007年4月在 IEEE Transactions onCircuits and Systems for Video ^Technology 中公开了 “High-SpeedH. 264/AVC CABAC Decoding”(下文称文献 1)，该文献中的技术通过管线化的方式来提升解码速度，然而在解码过程中，背景模型的选择须由最新解码出的符号值来确定。为解决此问题，解码器需闲置两个周期，等待前一个符号被解码出来后才能够再进行下一个符号的解码程序。因此文献1的解码器速度仅可达到平均每周期0. 25个符号。Pin-Chin Lin 等人于 2009 年 5 月在 Proceedings of IEEE InternationalSymposium on Circuits and Systems 公 Jf T "A Branch Selection Multi-symbolHigh Throughput CABAC Decoder Architecture for H. 264/AVC" ( TjC^ 文献幻，其解决解码过程中数据依赖性以及内存存取冲突的问题。文献2将所有背景模型均储存在缓存器中，然而因为用来储存背景模型的缓存器需要很大的存储量并占用很大的面积，因此需要付出大量的硬件成本。此外，在2008年10月9日所公开的美国专利第11/863973号中，在遇到特定的语法元素时才能在一个周期中解码出两个符号，在其余的情况下，一个周期仅能解码出一个语法元素。因此解码器的速度仅可达到平均每个周期0. 80个符号。针对上述公知技术中存在的缺点，本发明提供一种背景调适性二进制运算解码装置及其解码方法，其在考虑硬件成本的前提下，能够提高背景调适性二进制运算解码器的解码速度并能够满足高画质HD影片的实时解码需要。
发明内容
本发明的一个主要目的是在背景调适性二进制运算解码过程中，利用背景模型使用的规律性，有效地减少背景调适性二进制运算解码器的代码成本需求并提高解码速度， 以满足高画质HD影片实时解码的需要。本发明的另一目的是提供一种背景调适性二进制运算解码装置，其包含背景内存地址计算器，用于计算下一个周期所需的背景模型在背景模型内存中的储存地址；混合式背景内存，用于读取并储存所述背景内存地址计算器的背景模型；双符号背景调适性二进制运算解码器，用于根据所述混合式背景内存的背景模型确定一个第一符号(bin)与一个第二符号，以及输出多个用于更新所述背景模型的范围与偏移量的参数；以及二进制语法元素比较器，用于根据所述符号参数判断当前二进制序列是否符合语法元素的数值。本发明的再一目的是提供一种利用上述背景调适性二进制运算解码装置的解码方法，其包含将所述二个符号参数的解码限制在单一语法元素中，使得所有语法元素的第一个符号(bin)的索引为偶数且第二个符号的索引为奇数；将一含有解码过程常出现标记类型的语法元素的剩余值地图(significance map)中的所有符号合并成一新的单一语法元素，以便取得符号(bin)的下二个索引；以及根据语法元素类型以及该符号的下二个索引，从所述混合式背景内存选取多背景模式，以及将所选取的背景模式输出到所述双符号背景调适性二进制运算解码器以确定一个第一符号以及一个第二符号。如上述背景调适性二进制运算解码装置及其解码方法，其中对于每组背景模式来说，若该组背景模式中的其中二个背景模式不必同时加载所述双符号背景调适性二进制运算解码器，则可将此组背景模式储存在该静态随机存取内存中(因为SRAM —个周期只能读取出一个背景模式(CM))；否则，则将其储存在该缓存器中。本发明具有下列技术特点及功效1.在双符号平行解码的架构下，通过将双符号解码限制在单一语法元素中以及将不同的语法元素进行合并，使得同一个周期所解码出来的符号属于同一个语法元素，并且背景模型的选取程序将变得简易且具有规则性。此外，背景模型内存可因此以不同属性的内存的组合来实现。而通过混合式背景模型内存的使用将可大幅降低硬件成本。2.与文献1相比较，本发明通过提前计算出所有可能被使用到的背景模型，不仅可解决数据依赖性(data dependency)的问题，而且每个周期最多可同时解码出两个符号。3.与文献1和文献3相比较，本发明的解码器速度可达到平均每周期1. 83个符号。4.与文献2所揭露的完全以缓存器来构成背景模型内存相比较，本发明所利用的混合式背景模型内存可大幅降低硬件成本。5.对于双符号二进制运算解码的运算部分，本发明提出一个有效的转换方法来解决公知技术临界路径延迟(critical path delay)的问题。
为使本发明的上述和其它目的、特征及优点能更明显易懂，下面特举优选实施例， 并配合附图，作详细说明。图1为本发明的背景调适性二进制运算解码装置的架构示意图。图2为本发明的双符号二进制运算解码(TSBAD)单元的方块图。图3为本发明的双符号二进制运算解码(TSBAD)的转换方法示意图。
具体实施例方式本发明的应用不局限于下列叙述、图式或所举例说明的构造和配置等细节所作的说明。本发明更具有其它实施例，且可以各种不同的方式予以实施或进行。此外，本发明所使用的措辞及术语均仅用来说明本发明的目的，而不应视为对本发明的限制。参照图1，其为本发明背景调适性二进制运算解码装置的架构示意图。该背景调适性二进制运算解码装置主要由针对下一个语法元素的背景选取单元10、针对当前前语法元素的背景选取单元12、背景模式内存(静态随机存取内存(SRAM)) 13、背景模式内存(缓存器)14、双符号二进制运算解码单元15以及二进制匹配单元16所构成。此外，可将该背景调适性二进制运算解码装置的操作模式分成背景模式选取阶段(MCQ以及双符号二进制运算解码(TSBAD)阶段来说明，其中该背景模式选取阶段包含使用该背景选取(⑶)单元 10、12以及一背景模式负载(CL)阶段；该双符号二进制运算解码阶段包括使用一双符号解码引擎(双符号二进制运算解码单元)以及一背景模式更新(CU)阶段。如图1所示，该背景模式选取阶段主要为选取用于解码下二个符号(bins)的背景模式(CM)。为了简化及规则化该背景模式选取阶段(MCS)，本发明将双符号解码限制在单一语法元素中，使得所有语法元素(Syntax Elements)的第一个符号(bin)的索引 (binldx)为偶数且第二个符号的索引为奇数。因此，对于下二个符号的背景模式的配置为有规则的，并且也使得背景模式地址的计算变得更简单。为了避免因解码时大量标记类型(flag-type)的语法元素(其仅具有单一符号) 所造成的可实施性降低，因此本发明将以解码过程中最常出现的标记类型语法元素所组成的剩余值地图(significancemap)的所有符号合并成单一语法元素。对于连续两个符号 (bin)来说，在第一个符号的索引为确定的情况下，第二个符号的索引只会有两种可能，这代表也只有两种可能的背景模式。因此，在本实施例中，在MC S阶段只须准备3个所有可能会被用到的背景模式就可以解决数据依赖性(data dependency)的问题。在进行语法元素的合并后，剩余值地图的符号索引(binldx)变化及其特性将由下列表1所示，其中binldx代表符号的索引；i代表扫描位置；SIG代表有效系数标记(significant_coeff_flag)；以及 LAST 代表最后有效系数标记(last_significant_ coeff_flag)0表1 (剩余值地图特性表)
当前标记(flag)符号值下个标记下个binldxSIG[i]0SIG[i+l]binIdx+2SIG[i]1LAST[i]binldx+lLAST[i]0SIG[i+l]binldx+lLAST[i]1XX从表1中可很明显地发现，当目前的语法元素为signifiCant_COeff_flag且其符号值为0时，则下个binldx等于binIdx+2。因此，CM选取及配置可仅取决于binIdx+2。也就是，只要提前计算出下一个周期可能会用到的3个背景模型，则下两个符号就可以在同一个周期内被计算出来并且可避免任何的管线延迟。针对二个连续符号来说，语法元素中第二个符号的位置可为binldx+l或者 binIdx+2，其代表通过给定二个CMs，则可根据其实际binldx所选择的CM来解码该第二个符号。因此，本发明应用二个背景选取(⑶)单元10、12来同时计算地址，其中一个背景选取单元12用于目前语法元素，以及另一个背景选取单元10用于下一个语法元素，而将在稍后作说明的二进制匹配单元(Binarization Matching, BM) 16的输出结果将确定该等背景选取单元中哪个背景选取单元被选择用于操作于一背景模式负载(CL)阶段，如图1所示。
此外，由于若以缓存器来当内存，则硬件成本太高，并且单一双埠SRAM也无法符合装载三个CM且在同个周期执行庞大运算的需要。因此，为了进一步降低硬件成本，必须考虑该CM的配置。在本发明的优选实施例中，提供一种在考虑硬件成本同时又具有解码效率的前提下来配置该CM内存的方法。因为双符号解码被限制在单一语法元素中，所以可从不同来源来装载CMs并根据语法元素类型以及下二个符号的binldx来将其指定至将在稍后说明的双符号二进制运算解码(TSBAD)阶段。在本实施例中，通过下列方式来重组CMs。对于每组CM来说，若每组的其中二个CMs不须同时载入TSBAD，则可将此组CM储存在SRAM中；否则，则将其储存在缓存器中。例如，使用三个CMs来解码标记tansform_ size_8X8_flag,由于该标记tansform_size_8X8_flag只有一个符号(bin)并且没有用到第二符号解码程序，因此一次只需载入一个CM，所以便可将此CM则依上述原则储存于 SRAM中。在上述配置下，比起全部使用缓存器的架构来说，本发明可大幅降低内存的面积。背景模式(CM)内存的组织可参照下列表2及表3所示。表2 (SRAM 的内容)
权利要求
1.一种背景调适性二进制运算解码装置，该装置包括背景内存地址计算器，用于计算下个周期所需的背景模型在背景模型内存中的储存地址；混合式背景内存，用于读取并储存该背景内存地址计算器的背景模型；双符号背景调适性二进制运算解码器，用于根据该混合式背景内存的背景模型输出多个用于更新该背景模型的范围与偏移量的参数，并确定多个符号，以及二进制语法元素比较器，用于根据所述符号判断目前二进制序列是否符合语法元素的数值，从而选出正确的内存地址。
2.如权利要求1所述的背景调适性二进制运算解码装置，其中所述背景内存地址计算器包括一第一背景模型选择器，用于计算下一个周期当前语法元素所需的背景模型地址； 以及一第二背景模型选择器，用于计算下一个周期的下一个语法元素所需的背景模型地址。
3.如权利要求1所述的背景调适性二进制运算解码装置，其中所述混合式背景内存包括一静态随机存取内存，用于读取一个第一背景模型，以及一缓存器，用于读取二个第二背景模型。
4.如权利要求3所述的背景调适性二进制运算解码装置，其中对于每组背景模式(CM) 来说，如果该组背景模式中的二个背景模式不需要同时加载该双符号背景调适性二进制运算解码器，则可将此组背景模式储存在所述静态随机存取内存中，否则，则将其储存在所述缓存器中。
5.如权利要求1所述的背景调适性二进制运算解码装置，其中所述双符号背景调适性二进制运算解码器包括多个最大可能符号(MPB)解码单元、多个最小可能符号(LPB)解码单元、一第一符号确定单元以及一第二符号确定单元。
6.一种利用如权利要求1至5项中任一项所述的背景调适性二进制运算解码装置的解码方法，其中该解码方法包括下列步骤将所述二个符号参数的解码限制在单一语法元素中，使得所有语法元素的第一个符号的索引为偶数且第二个符号的索引为奇数；将一由标记类型语法元素所组成的剩余值地图中的所有符号合并成一新的单一语法元素，以便取得所述符号的下二个索引；以及根据语法元素类型以及这些符号的下二个索引，从所述混合式背景内存选取多背景模式，以及将所选取的背景模式输出至所述双符号背景调适性二进制运算解码器以确定一第一符号以及一第二符号。
7.如权利要求6所述的解码方法，其中同一个周期所解码出来的符号属于同一个语法元素。
全文摘要
本发明涉及一种背景调适性二进制运算解码装置及其解码方法，其中该装置包括背景内存地址计算器，用于计算下个周期所需的背景模型在背景模型内存中的储存地址；混合式背景内存，用于读取并储存该背景内存地址计算器的背景模型；双符号背景调适性二进制运算解码器，用于根据该混合式背景内存的背景模型输出多个用于更新该背景模型的范围与偏移量的参数，并确定多个符号，以及二进制语法元素比较器，用于根据所述符号判断目前二进制序列是否符合语法元素的数值，从而选出正确的内存地址。
文档编号H04N7/26GK102256121SQ201010184238
公开日2011年11月23日 申请日期2010年5月21日 优先权日2010年5月21日
发明者廖元歆, 张添烜 申请人:财团法人交大思源基金会