以选择性二进制及非二进制解码在闪存中进行检测和解码的制作方法
【专利摘要】本发明提供用于以选择性的二进制及非二进制解码在闪存中进行检测和解码的方法和装置。来自闪存器件的数据这样来处理：从闪存器件的一个或多个页中获得多个位的一个或多个读出值；基于给定的数据模式在特定的模式被从该多个位中读出时被写入该多个位的概率而将该多个位的一个或多个读出值转换成非二进制对数似然比；并且使用非二进制对数似然比来联合解码该多个位，其中页被独立地编码。
【专利说明】以选择性二进制及非二进制解码在闪存中进行检测和解码
[0001]相关申请的交叉引用
[0002]本申请是在2010年8月31日提交的，题目为“Methods and Apparatus forStoring Data in a Mult1-Level Cell Flash Memory Device With Cross-Page Sectors,Mult1-Page Coding And Per-Page Coding” 的美国专利申请 N0.12/920，407 的；在 2011年 3 月 14 日提交的，题目为 “Methods and Apparatus for Soft Data Generation inFlash Memories”的美国专利申请N0.13/063,888的；在2011年3月14日提交的，题目为 “Methods and Apparatus for Soft Data Generation for Memory Devices UsingReference Cells”的美国专利申请N0.13/063, 895的；在2011年3月14日提交的，题目为“Methods and Apparatus for Soft Data Generation for Memory Devices UsingDecoder Performance Feedback”的美国专利申请N0.13/063，899 的；在2011 年3 月 14 日提交的，题目为“Methods and Apparatus for Soft Data Generation forMemory DevicesBased on Performance Factor Adjustment” 的美国专利申请 N0.13/063，874 的；以及在 2012 年 12 月 31 日提交的，题目为 “Mult1-Tier Detection and Decoding in FlashMemories”的美国专利申请N0.13/731，551的部分继续专利申请,每个专利申请均并入本文，以作参考。
【技术领域】
[0003]本发明一般地涉及闪存器件，并且更特别地涉及用于在此类总体处理延迟小的闪存器件中减轻噪声、单元间干扰(ICI)和其它失真的影响的改进技术。
【背景技术】
[0004]众多存储器件，例如，闪存器件，使用模拟存储单元来存储数据。每个存储单元存储模拟值，也称为存储值，例如，电荷或电压。存储值表示存储于单元内的信息。例如，在闪存器件内，每个模拟存储单元典型地存储一定的电压。每个单元的可能模拟值的范围典型地被划分成阈值区，每个区对应于一个或多个数据位值。数据通过写入与所期望的一个或多个位对应的标称模拟值来写入模拟存储单元。
[0005]存储于存储单元内的模拟值通常会失真。失真典型地由于，例如，后模式依赖性(back pattern (Iependency)(BF1D)'噪声和单元间干扰(ICI)。已经提出或建议许多技术，用于通过减小单元间的电容耦合来减轻ICI的影响。虽然存在可用的方法来减小ICI的影响，但是重要的是此类ICI减轻技术不会不必要地损害闪速读通道的写读速度。因而，应避免会引入显著的固有处理延迟的许多有效的信号处理和解码技术。但是，上述此类复杂的信号处理技术随着闪速器件的几何形状缩小会降低读通道设计者的能力以保持足够的解码准确度。
[0006]在闪速存储器件中的最小可写数据单元称为页。页能够包含读通道错误校正码(ECC)的几个代码字，代码字是最小的可读数据单元。依据页位到存储单元电压的映射，在映射到同一字线的页内的错误当中通常存在显著的统计相关。因而，已经意识到在多个页之间进行编码是有益的。但是，为了在闪存器件内保持高的写速度和读速度，页典型地在传输过程中写入和解码，独立于其它页。因此需要这样的ECC设计:页被独立地编码，并且页在正常操作模式中于传输过程中解码，同时如果发生页失效，还支持包括多个页的字线的解码以提高恢复失效页的概率。
【发明内容】
[0007]—般地，提供了方法和装置用于以选择性的二进制及非二进制解码在闪存中进行检测和解码。根据本发明的一种实施例，来自闪存器件的数据这样来处理:从闪存器件的一个或多个页中获得多个位的一个或多个读出值；将该多个位的一个或多个读出值转换成基于给定的数据图形在特定的图形被从该多个位中读出时被写入该多个位的概率的非二进制对数似然比；并且使用非二进制对数似然比来联合解码该多个位，其中页被独立地编码。
[0008]根据本发明的一个方面的实施例，提供一种用于处理来自闪存器件的数据的方法，包括:从所述闪存器件的一个或多个页中获得多个位的一个或多个读出值；基于在特定的模式被从所述多个位中读出时给定的数据模式被写入所述多个位的概率，将所述多个位的所述一个或多个读出值转换成非二进制对数似然比；以及使用所述非二进制对数似然比来联合解码所述多个位，其中所述页被独立地编码。
[0009]根据本发明的上述方法的一个实施例，其中所述可靠性值包括对数似然比、对数似然比的近似以及用于度量位判决的可靠性的可靠性值中的一个或多个。
[0010]根据本发明的上述方法的一个实施例，其中所述页使用相同的二进制生成矩阵被独立地编码。
[0011]根据本发明的上述方法的一个实施例，其中联合解码所述多个位的步骤使用具有由单位伽罗华域元素构成的非零元素的单一非二进制奇偶校验矩阵。
[0012]根据本发明的上述方法的一个实施例，其中所述单一非二进制奇偶校验矩阵是基于所述二进制生成矩阵。
[0013]根据本发明的上述方法的一个实施例，其中所述非二进制对数似然比包括用于采集单元内相关性的基于存储单元的伽罗华域值。
[0014]根据本发明的上述方法的一个实施例，其中所述联合解码包括伽罗华域非二进制字线匹配的消息传递解码技术。
[0015]根据本发明的上述方法的一个实施例，其中所述方法包括恢复模式，所述恢复模式在如果正常操作模式没有成功地解码给定页的所述多个位中的一个或多个时启动。
[0016]根据本发明的上述方法的一个实施例，其中所述正常操作模式独立于其它页来解
码每一页。
[0017]根据本发明的上述方法的一个实施例，其中所述多个页来自给定的字线。
[0018]根据本发明的上述方法的一个实施例，其中所述多个页来自不同的字线。
[0019]根据本发明的上述方法的一个实施例，其中在所述特定模式被从所述多个位中读出时所述给定的数据模式被写入所述多个位的所述概率是下列项中的一项或多项:从一个或多个表中获得，基于一个或多个参考单元，基于一个或多个先前解码的判决，以及基于所述闪存器件的一个或多个性能因素。
[0020]根据本发明的上述方法的一个实施例，其中在所述特定模式被从所述多个位中读出时所述给定的数据模式被写入所述多个位的所述概率从一个或多个表中获得。
[0021]根据本发明的上述方法的一个实施例，其中所述给定的数据模式包括在给定的存储单元中的多个位。
[0022]根据本发明的上述方法的一个实施例，其中所述非二进制对数似然比按如下计算，假定特定的模式被从单元中读出:
[0023]λ CaiIDi=OO I 00) =1g[ρ (00/00) ]-C，λ (ajb^Ol | 00) =log[p (01/00) ] - C;
[0024]λ (ajb^lO | 00) =log[p (10/00) ] - C，λ ^bi=Il | 00) =log[p (11/00) ]-C。
[0025]根据本发明的上述方法的一个实施例，其中在所述特定模式被从所述多个位中读出时所述给定的数据模式被写入所述多个位的所述概率是基于一个或多个参考单元。
[0026]根据本发明的上述方法的一个实施例，其中在所述特定模式被从所述多个位中读出时所述给定的数据模式被写入所述多个位的所述概率是基于一个或多个先前解码的判据。
[0027]根据本发明的上述方法的一个实施例，其中在所述特定模式被从所述多个位中读出时所述给定的数据模式被写入所述多个位的所述概率是基于所述闪存器件的一个或多个性能因素。
[0028]根据本发明的上述方法的一个实施例，其中所述方法通过用于在正常模式中执行个体页的二进制解 码以及在恢复模式中执行字线内的所述页的所述非二进制联合解码的混合检测和解码系统来执行。
[0029]根据本发明的上述方法的一个实施例，其中所述非二进制对数似然比是基于固定的均匀LLR映射或固定的非均匀LLR映射中的一种或多种计算出。
[0030]根据本发明的上述方法的一个实施例，其中所述非二进制对数似然比是基于在多个参考电压下使用多个电压读取重试获得的软判决和量化软判决中的一种或多种计算出。
[0031]根据本发明的另一个方面的实施例，提供一种可触摸的机器可读可记录存储媒体，用于处理来自闪存器件的数据，其中一个或多个软件程序当被一个或多个处理设备执行时，执行根据上述方法的步骤。
[0032]根据本发明的又一个方面的实施例，提供一种闪存系统，包括:可靠性单元，用于基于在特定的模式被从所述多个位中读出时给定的数据模式被写入所述多个位的概率，将来自闪存器件的一个或多个页的多个位的一个或多个读出值转换成非二进制对数似然比；以及非二进制解码器，用于使用所述非二进制对数似然比来联合解码所述多个位，其中所述页被独立地编码。
[0033]根据本发明的上述闪存系统的一个实施例，还包括一个或多个二进制LDPC解码器，用于基于一个或多个二进制LLR来生成一个或多个被恢复的页。
[0034]根据本发明的上述闪存系统的一个实施例，其中所述一个或多个二进制LDPC解码器共用具有所述非二进制解码器的一个或多个硬件元件
[0035]根据本发明的上述闪存系统的一个实施例，其中所述非二进制解码器联合处理字线的多个页以生成一个或多个恢复的页。
[0036]根据本发明的上述闪存系统的一个实施例，还包括一个或多个二进制编码器，所述二进制编码器应用一个或多个非二进制码来生成一个或多个符号。
[0037]根据本发明的上述闪存系统的一个实施例，还包括多个二进制编码器，所述多个二进制编码器相互共用一个或多个硬件元件。
[0038]关于本发明，以及本发明的更多特征、方面、实施例和优点的更全面理解可参考下面的【具体实施方式】、权利要求书和附图来获得。
【专利附图】
【附图说明】
[0039]图1是结合了根据本发明的检测和解码技术的示例性闪存系统的示意性框图；
[0040]图2更详细地示出了在多级单元(MLC)的闪存器件中的示例性闪存单元阵列；
[0041]图3示出了由于众多示例性入侵单元(aggressor cell)的寄生电容而存在于目标单元的ICI ；
[0042]图4是结合了根据本发明的各方面的检测和解码技术的闪存系统的示例性实现方式的示意性框图；
[0043]图5是描述示例性的正常模式的检测和解码过程的流程图；
[0044]图6是描述示例性的二进制恢复模式的检测和解码过程的流程图；
[0045]图7是描述示例性的可替换的非二进制恢复模式的检测和解码过程的流程图；
[0046]图8是结合了本发明的各方面的示例性的混合检测和解码系统的框图；
[0047]图9是结合了本发明的各方面的示例性的混合编码和解码系统的简化框图；
[0048]图10示出了在每个字线内具有示例性的LSB和MSB页的示例性的两级单元的存储器件；
[0049]图11示出了用于记录指示给定单元值的转移概率的已校正的字线内统计信息的示例性位转移概率表；以及
[0050]图12A和12B示出了在映射LLR中使用的符号独立映射和符号依赖映射。
【具体实施方式】
[0051 ] 本发明的各个方面涉及信号处理技术，并且更特别地涉及用于在存储器件(例如，单级单元或多级单元(MLC)的NAND闪存器件)中减轻ICI和其它失真的检测和编码技术。如同本文所使用的，多级单元闪存包括其中每个存储单元存储两个或更多个位的存储器。典型地，存储于一个闪存单元内的多个位属于不同的页。虽然本文示出了使用用于将模拟值存储为电压的存储单元的本发明，但是本发明能够结合用于闪存的任何存储机制(例如，使用电压或电流来表示所存储的数据)来使用，这应是本领域技术人员所清楚的。
[0052]本发明的某些方面提供了具有不会不必要地损害闪速读通道的读速度的错误处理的检测和解码技术。根据本发明的一个方面，本发明提供了考虑到在相邻位之间的错误校正的检测和解码技术。给定位的对数似然比(LLR)在正常模式下基于给定的数据模式在特定的模式被读出时被写入一个或多个位的概率来生成。A对数似然比在正常模式下基于给定的数据模式在特定的模式被从该多个位中读出时被写入多个位的概率来生成。如同本文所使用的，术语“ICI减轻”包括ICI及其它失真的减轻。同样地，术语“LLR”还包括LLR、可靠性值或者可靠性的其它度量的近似。
[0053]根据本发明的一个方面，即使个体页被独立地编码，在闪存器件中的失效页也能够通过在给定的字线中的多个页的联合解码来恢复。本发明的某些方面确认:只要页使用相同的二进制生成矩阵来编码，用于解码的相应个体奇偶校验矩阵能够联结成单个非二进制的奇偶校验矩阵，假定所有其非零元素都是单位伽罗华域(Galois field)的元素，如同下文所进一步讨论的。而且，尽管实例在此仅针对每个字线两个页的情形而给出，但是本领域技术人员能够通过复制二进制LDPC解码器而将相同的方法应用于每个字线任意多个页的情形，使得解码器的数量等于页的数量。此外，同样的方法能够应用于在不同字线中以任何可测量的方式来关联的任意多个页。
[0054]在一种示例性的实施例中，给定的页在正常操作模式期间于传输过程中使用与给定页对应的奇偶校验矩阵来独立解码。如果页在正常模式期间未能被解码，则在同一字线中的另外页也被读出，并且字线的符号可靠性被生成并被传递给LDPC解码器。在另一种实施例中，当页在正常模式中未能被解码时，在当前字线中导致ICI的在其它字线中的另外页同样被读出，并且符号概率被传递给LDPC解码器。根据本发明的另一方面，LDPC解码器是由于所公开的非二进制奇偶校验矩阵的结构而支持个体页解码和联合字线解码两种解码的混合解码器。
[0055]图1是结合了根据本发明的某些方面的噪声和ICI减轻技术的示例性闪存系统100的示意性框图。如图1所示，示例性的闪存系统100包括通过接口 150连接的闪存控制系统110和闪存区块160。示例性的闪存控制系统110包括闪存控制器120和读通道125。而且，读通道125还包括编码器/解码器140、缓存区145和LLR生成块130。最后，LLR生成块130还包括ICI减轻块135。
[0056]如同下文将结合图4进一步讨论的，示例性的闪存控制器120实现并入本发明的某些方面的一个或多个检测和解码过程(将在下文结合图5-7进一步讨论)。
[0057]示例性读通道125包括编码器/解码器块140和一个或多个缓存区145。应当注意，术语“读通道”同样能够包含写通道。在可替换的实施例中，编码器/解码器块140和某些缓存区145可以实现于闪存控制器120之内。编码器/解码器块140和缓存区145可以使用例如已知的市场上可购得的技术和/或产品来实现，这些技术和/或产品在此被调整以提供本发明的特征和功能。
[0058]一般地，如同下文将结合图4-7进一步讨论的，示例性的LLR生成块130处理来自闪存160的一个或多个读出值，例如，单个位的硬值(hard value)和/或量化的多个位的软值(soft value)，并且生成应用于解码器140的LLR值，例如，示例性的低密度奇偶校验(LPDC)解码器。
[0059]一般地，如同下文将结合图4-7进一步讨论的，示例性的ICI减轻块135是在LLR生成块130中对在生成LLR序列时于物理相邻的单元之间的干扰予以考虑的专业化功能。
[0060]示例性的闪存区块160包括各自可以使用已知的市场上可购得的技术和/或产品来实现的存储器阵列170和一个或多个缓存区180。
[0061]在所公开的检测和解码技术的各种实施例中，示例性的接口 150可能需要传递与常规闪存系统相关的附加信息，例如，表示与入侵单元相关的信息的值。因而，接口 150可能需要具有比常规闪存系统中的接口更高的容量或更快的速度。另一方面，在其它实施例中，该附加信息按照会招致附加延迟的顺序方式传递给闪存控制器120。但是，那些附加延迟并没有由于它们罕见的发生而显著地增加总体延迟。当想要得到附加的容量时，接口 150可以根据例如在2009年6月30日提交的、题目为“Methods and Apparatus forInterfacing Between a Flash Memory Controller and a Flash Memory Array，，的国际PCT专利申请N0.PCT/US09/49328的教导任选地实现，该专利申请N0.PCT/US09/49328全文并入本文，以作参考，这使用例如双倍数据率(DDR)技术来增加接口 150的信息传递能力。
[0062]在写操作期间，接口 150传输程序值以将其存储于目标单元内，典型地使用页或字线级访问技术。对于示例性的页或字线级访问技术的更详细讨论，请参见例如在2009年3 月 11 日提交的、题目为“Methods and Apparatus for Storing Data in a Mult1-LevelCell Flash MemoryDevice with Cross-Page Sectors, Mult1-Page Coding and Per-PageCoding”的国际专利申请N0.PCT/US09/36110，该专利申请N0.PCT/US09/36110全文并入本文，以作参考。
[0063]在读操作期间，接口 150为目标和/或入侵单元传输已经从存储器阵列170中获得的硬和/或软读出值。例如，除了具有目标单元的页的读出值之外，在相邻的字线或者相邻的偶数或奇数位线中的一个或多个相邻页的读出值也经由接口 150来传输。在图1的实施例中，所公开的检测和解码技术在闪存160之外实现，典型地在为了获得最小面积而针对逻辑电路优化的处理技术中。但是，这是以必须在接口 150上传输的附加入侵单元的数据为代价的。
[0064]图2更详细地示出了在多级单元(MLC)的闪存器件160中的示例性闪存单元阵列200。如图2所示，示例性的闪存单元阵列200每个闪存单元Ci存储三个位。图2示出了一个区块的闪存单元阵列的架构，其中每个示例性单元典型地对应于存储三个位的浮栅晶体管。示例性的单元阵列200包括m个字线和η个位线。典型地，在当前的多页单元闪存中，在单个单元内的位属于不同的页。在图2的实例中，每个单元的三个位对应于三个不同的页，并且每个字线存储三个页。在下面的讨论中，页0、1和2被称为在字线内的下页层级、中页层级和上页层级。
[0065]如上所述，闪存单元阵列能够被进一步划分成偶数页和奇数页，其中例如具有偶数编号的单元(例如，在图2中的单元2和4)对应于偶数页，而具有奇数编号的单元(例如，在图2中的单元I和3)对应于奇数页。在这种情况下，页(例如，页0)将含有在偶数单元中的偶数页(偶数页0)以及在奇数单元中的奇数页(奇数页0)。
[0066]例如，在双级单元中，每个单元存储两个位。在一种示例性的实现方式中，采用其中在单元中的位术语两个不同的页的格雷(Gray)映射{11，01，00，10}。在每个单元中的两个页的位通常称为最低有效位(LSB)和最高有效位(MSB)。例如，对于存储于每个单元两个位的闪存单元中的模式01，“1”指的是LSB或下页，而“O”指的是MSB或上页。闪存器件的实验研究指出:错误事件“01”一“10”在器件寿命末期具有相当大的发生概率。此外，基于加性高斯白噪声(AWGN)模型，MSB页与LSB页相比通常展现出较高的比特误码率(BER)。因而，已经发现读取一个页会提高另一个页的BER。
[0067]因而，已知:相对于新的闪存器件，MSB和LSB错误在器件寿命末期具有统计相关性。因而，本发明的某些方面在恢复模式中提供在给定字线的LSB和MSB页的非二进制域上的联合解码，同时还能够在正常模式中于二进制域上独立地解码LSB和MSB页。
[0068]单元间干扰
[0069]ICI是在单元之间的寄生电容的结果，并且一般地被认为是最突出的失真源之一。图3示出了由于众多示例性的入侵单元320的寄生电容而存在于目标单元310的ICI。在图3中采用下列符号:[0070]WL:字线；
[0071]BL:位线；
[0072]BLo:奇数位线；
[0073]BLe:偶数位线；以及
[0074]C:电容。
[0075]本发明的某些方面认识到ICI是由在目标单元310已经被编程之后被编程的入侵单元320导致的。ICI改变了目标单元310的电压VU在一种示例性的实施例中，假定了“自下而上(bottom up)”的编程方案，并且在字线i和i+Ι中的相邻入侵单元导致目标单元310的ICI。在区块这样的自上而上编程的情况下，来自下字线1-Ι的ICI被去除，并且高达5个相邻单元作为入侵单元320对ICI有贡献,如图3所示。但是,应当注意,本文所公开的技术能够泛化为其中来自其它字线(例如，字线i_l)的入侵单元同样对ICI有贡献的情形，这是本领域技术人员所清楚的。如果来自字线i_l、i和i+Ι的入侵单元对ICI有贡献，则要考虑高达8个最近的相邻单元。如果离目标单元更远的其它单元对ICI的贡献是可忽略的，则能够忽略它们。一般地，入侵单元320通过分析编程顺序方案(例如，自下而上的或者偶数/奇数技术)来识别，以识别在给定的目标单元310之后编程的入侵单元320。
[0076]由入侵单元320对目标单元310造成的ICI能够按照以下示例性的实施例来建模:
=kAV^' J + ])+k ΔΚ。+ 1") +
/C/ χ?xii； I
[0077]t..；
k+ΔΚ(/ + 1’/ + 1)(I)
XV ?XV ?
[0078]其中是入侵单元(w，b)的电压Vt的变化，是因ICI所致的目标单
元(i, j)的电压Vt的变化，以及kx、kx和kxy是x、y和xy方向的电容I禹合系数。
[0079]—般地，Vt是表示存储于单元上的且在读操作期间获得的数据的电压。Vt能够通过读操作来获得，例如，作为在字线中的全部页都被读取时具有比每单元存储的位数更高的精度的，或者在只有字线中的一个页被读取时具有两个或更多个位的软电压值，或者作为在字线中的全部页都被读取时具有与每单元存储的位数(例如，3位/单元闪存的3个位)相同的分辨率的量化成硬电压电平的值，或者在只有字线中的一个页被读取时量化成一个硬位的值。
[0080]关于闪存器件内的失真的更详细讨论,请参见例如J.D.Lee等的“Effects ofFloating-Gate Interference on NAND Flash Memory Cell Operation，，( IEEE ElectronDevice Letters，264-266(2002年 5 月))或者K1-Tae Park等的“A Zeroing Cell-to-CellInterference Page Architecture With Temporary LSB Storing and Parallel MSBProgram Scheme for MLC NAND Flash Memories” (IEEE J.0f Solid State Circuits，Vol.43，N0.4,919-928 (2008年4月))，每篇文献均并入本文，以作参考。
[0081]图4是结合了根据本发明的各方面的检测和解码技术的闪存系统400的示例性实现方式的示意性框图。如图4所示，一个或多个读出值由闪存160的存储器阵列170获得。读出值可以是例如硬值或软值。在正常模式中，例如读出值是针对给定页中的至少一个位而获得的。
[0082]在给定的处理模式(例如，正常模式或恢复模式)中，示例性的LLR生成块420处理来自闪存160的读出值，例如，单个位的硬编码值和/或量化的多个位的软编码值，并且生成应用于示例性的LPDC解码器430的LLR值。由示例性的LLR生成块420执行的用于每种示例性的检测和解码模式的LLR生成将在后面的标题为“LLR生成”的部分进一步讨论。
[0083]示例性的闪存控制器425实现了被并入本发明的某些方面的一个或多个检测和解码过程(将在下文结合图5-7进一步讨论)。此外，如同下文将进一步讨论的，示例性的LDPC解码器430处理由示例性的LLR生成块420生成的LLR，并且提供存储于硬判决缓存区440内的硬判决。
[0084]如同下文将进一步讨论的，示例性的LDPC解码器430能够反复地解码LLR值，直到例如读出值被成功地解码。在LDPC解码器430内的迭代称为局部迭代。在这些局部迭代中，LLR正使用消息传递算法的一次或多次迭代在LDPC解码器内部进行更新。此外，如同下文将进一步讨论的，在示例性的恢复模式中，示例性的LLR生成块420和示例性的LDPC解码器430能够进行全局迭代，直到读出值被成功地解码。在全局迭代中，LLR生成块420给LDPC解码器430提供LLR。在LDPC解码器430之内的局部迭代之后，LDPC解码器430然后给LLR生成块420提供已更新的LLR。LLR生成块420使用这些来自LDPC解码器430的LLR来计算所更新的LLR，这些更新的LLR被提供给LDPC解码器430。通过LLR生成块420和LDPC解码器430进行的LLR更新的一个循环称为一次全局迭代。在迭代的检测和解码系统中，若干局部和/或若干全局迭代正在被执行，直到与代码字对应的数据已经被成功地检测出并被解码。关于使用局部和全局迭代进行的迭代检测和解码的更详细讨论，请参见例如在2011年3月14日提交的、题目“Methods and Apparatus for Soft DataGeneration in Flash Memories”的美国专利申请N0.13/063，888,该专利申请全文并入本文，以作参考。
[0085]图5是描述结合本发明的某些方面的示例性二进制正常模式的检测和解码过程500的流程图。一般地，在正常模式期间，闪存160仅提供硬输出。如上所述，在正常模式期间采用逐页访问方案，使得在同一字线中的其它页上的附加信息不是必要的。此外，LDPC解码器430不采用全局迭代。因而，如同下文将讨论的，二进制LLR使用基于当前页的观察数据或错误统计信息的计算来获得。
[0086]如图5所示，示例性的正常模式检测和解码过程500最初在步骤510中获得来自存储器阵列170的用于第i页的硬输出。其后，该示例性的正常模式检测和解码过程500在步骤520中采用LLR生成块420来将用于第i页上的第j位的硬输出映射至LLR值。该映射操作使用查找表或数学运算来实现，其中LLR基于硬输出来计算。关于用于在正常模式期间进行LLR生成的合适技术的更详细讨论，请参见例如在2012年12月31日提交的、题目为 “Mult1-Tier Detection and Decoding in Flash Memories” 的美国专利申请N0.13/063, 551 ;在2012 年 12 月 31 日提交的、题目为“Detection and Decoding in FlashMemories Using Correlation of Neighboring Bits” 的美国专利申请 N0.13/731，766 ;和 / 或在 2011 年 3 月 14 日提交的、题目为 “Methods and Apparatus for Soft DataGeneration in Flash Memories”的美国专利申请N0.13/063，888,这些专利申请中的每个专利申请均并入本文，以作参考。[0087]第i页的所生成的LLR值在步骤530中被应用于用于消息传递(MP)解码的LDPC解码器430。LDPC解码器430可任选地采用局部迭代560。
[0088]在步骤540中执行测试来确定解码是否成功。如果在步骤540中确定解码是成功的，则页计数i在步骤550中递增以处理下一页。但是，如果在步骤540中确定解码是不成功的，则示例性的正常模式的检测和解码过程500结束或者启动二进制恢复模式600(图6)或非二进制恢复模式700 (图7)。
[0089]在闪存器件160的寿命周期的初期或者对于闪存器件160内的好区块，当错误一般较不严重时，二进制恢复模式600是较快的并且提供足够的误码率性能。但是，在闪存器件160的寿命周期的末期，或者对于闪存器件160内的坏区块，位错误更严重，并且在同一字线上的页之间存在更显著的相关性。因此，非二进制恢复模式700比二进制恢复模式600更可取，因为对于检测和非二进制解码都要考虑到错误相关性。而且，非二进制恢复模式700同时为同一字线上的所有页生成硬判决，这在顺序读取的操作模式中是有用的。对于某些情形，例如在闪存器件160的寿命周期的末期或者对于闪存器件内的坏区块，闪存控制系统可以直接进入非二进制恢复模式700，无需首先尝试正常模式的检测和解码过程500或者二进制恢复模式的检测和解码过程600。
[0090]如同下文将结合图6进一步讨论的，当恢复模式600、700结束时，程序控制返回至步骤550以处理下一页。
[0091]图6是描述结合了本发明的某些方面的示例性的二进制恢复模式的检测和解码过程600的流程图。一般地，在恢复模式期间，闪存160仅使用字线(单元)访问技术来提供硬输出，在该字线访问技术中，在字线中的其它页被读取。LLR基于来自当前页i以及在同一字线中的一个或多个别的页的硬输出来计算。这些LLR由示例性的二进制恢复模式的检测和解码过程600使用。此外，LDPC解码器430采用一次或多次全局迭代(任选为可编程的)。
[0092]如图6所示，示例性的二进制恢复模式的检测和解码过程600最初获得用于第i页(步骤605)的以及在同一字线中的一个或多个其它页(步骤607)的硬输出。用于第i页的硬输出仍然可以从步骤510中获得，并且因此可以被重新使用。然后，示例性的第一恢复模式的检测和解码过程600在步骤610中基于用于当前的第i页以及在同一字线中的一个或多个其它页的硬输出来计算用于在当前字线中的第i页的LLR。关于在二进制恢复模式中进行LLR生成的合适技术的更详细讨论，请参见例如在2012年12月31日提交的、题目为 “Mult1-Tier Detection and Decoding in Flash Memories” 的美国专利申请N0.13/063, 551 ;在2012 年 12 月 31 日提交的、题目为“Detection and Decoding in FlashMemories Using Correlation of Neighboring Bits” 的美国专利申请 N0.13/731，766 ;和 / 或在 2011 年 3 月 14 日提交的、题目为 “Methods and Apparatus for Soft DataGeneration in Flash Memories”的美国专利申请N0.13/063，888,这些专利申请中的每个专利申请均并入本文，以作参考。
[0093]第i页的LLR值在步骤620中被应用于LDPC解码器430，可任选地使用局部迭代650。
[0094]收敛测试在步骤630中执行以确定解码是否成功。如果在步骤630中确定解码是成功的，则页计数i在步骤640中递增以在正常模式500中处理下一页。但是，如果在步骤630中确定解码是不成功的，则在LLR生成块420与LDPC解码器430之间可任选地执行另外的全局迭代660。全局迭代660被执行，直到上述收敛测试指出解码现在是成功的或者已达到最大允许全局迭代次数。
[0095]然后，如果在步骤630中确定解码是不成功的并且全局迭代已经完成，则示例性的二进制恢复模式的检测和解码过程600在步骤670中声明当前页解码失败。程序控制则进到步骤640以在正常模式500中处理下一页。作为选择，示例性的二进制恢复模式的检测和解码过程600启动非二进制恢复模式700 (图7)以恢复在过程600中产生解码失败的当前页。
[0096]图7是描述结合了本发明的某些方面的示例性的非二进制恢复模式的检测和解码过程700的流程图。一般地，在非二进制恢复模式中，闪存160使用字线(单元)访问技术来(例如，MSB页和LSB页)提供硬输出或软输出为字线中的所有页。此外，LDPC解码器430采用一个或多个全局迭代(任选为可编程的)。
[0097]如图7所示，对于示例性的两级单元，示例性的非二进制恢复模式的检测和解码过程700最初在步骤710中读取在当前字线中的两个页，从而获得硬读出值或软读出值。其后，过程700在步骤720中生成基于单元的伽罗华域GF (4) LLR，这将在后面标题为“用于恢复模式的非二进制LLR生成”的部分中进一步讨论。用于每个单元的示例性的GF (4)多级LLR采集单元内相关性，该单元内相关性然后被传递给字线的LPDC解码器。
[0098]应当注意，示例性的GF (4)代码被应用于每单元两个位的闪存(提供4个不同的符号)，而GF (8)代码将被应用于每单元三个位的闪存(提供8个不同的符号)。更一般地，GF (2n)代码将被应用于每单元η个位的闪存(提供2η个不同的符号)。如上所述，本发明的某些方面在恢复模式中提供在给定字线的LSB和MSB页的非二进制域上的联合解码，同时还能够在正常模式中于二进制域上独立地解码LSB和MSB页。如同本文所使用的，术语“非二进制”将应用于其中不同符号的数量大于2的任何多级单元。在其它实施例中，在若干入侵及受害字线中的多个页的非二进制解码在更具侵略性的恢复模式中执行，其中如果除了当前字线外还读取m个入侵字线，则采用GF (2nx(m+1))解码器来减轻ICI导致的失真。
[0099]用于字线的LSB页和MSB页两者的联合LLR值在步骤730中被应用于LDPC解码器430，可任选地使用局部迭代770。如同下文将进一步讨论的，示例性的LDPC解码器430采用GF (4)的非二进制字线的消息传递(MP)解码，或者一般地，在L个页被联合解码时采用GF (21)的MP解码。关于用于非二进制MP解码的合适技术的更详细讨论，请参见例如M.C.Davey 和 D.J.C MacKay 的 “Low Density Parity Check Codes over GF (q)，，(IEEECommunications Letters, vol.2,165 - 167 (1998 年 7 月)),该文献全文并入本文，以作参考。
[0100]在步骤740中执行收敛测试以确定解码是否成功。如果在步骤740中确定解码是成功的，则页计数i在步骤760中递增以在正常模式500中处理下一页。但是，如果在步骤740中确定解码是不成功的，则在LLR生成块420与LDPC解码器430之间可任选地执行附加的全局迭代780。全局迭代780被执行直到上述收敛测试指出解码现在是成功的或者已达到最大允许全局迭代次数。
[0101]然后，如果在步骤740中确定解码是不成功的并且全局迭代已经完成，则示例性的非二进制恢复模式的检测和解码过程700在步骤750中声明当前页解码失败。程序控制则进到步骤760以在正常模式500中处理下一页。
[0102]图8是结合了本发明的某些方面的示例性的混合检测和解码系统800的框图。如同下文将讨论的，示例性的混合检测和解码系统800在正常模式中执行个体页的二进制解码，并且在恢复模式中执行在字线中的页的非二进制联合解码。
[0103]如图8所示，示例性的混合检测和解码系统800处理LSB页和MSB页的硬数据810-1、810-2。LSB页和MSB页的硬数据810-1、810-2由页/字线错误统计信息收集块820处理，以收集用于LLR生成的错误统计信息，以及用于检测和解码。关于对LLR生成和LDPC解码进行的错误统计信息收集的更详细讨论，请参见例如在2011年3月14日提交的、题目为“Methods and Apparatus for Soft Data Generation in Flash Memories，，的美国专利申请N0.13/063, 888，该专利申请全文并入本文，以作参考。
[0104]在正常模式中，LSB页和MSB页的硬数据810-1、810_2被独立处理。多路复用器830在闪存控制器425的控制之下每次选择LSB页和MSB页的硬数据810-1、810-2之一。二进制LSB/MSB LLR生成器840为正常模式处理硬值810-1、810-2以生成相应的二进制LLR。解复用器860在闪存控制器425的控制之下将LSB页和MSB页的二进制LLR分离开，并且将它们应用于生成恢复的LSB页的相应的LSB 二进制LDPC解码器870-1或者生成恢复的MSB页的相应的MSB 二进制LDPC解码器870-2。在可替换的实施例中，单个LDPC解码器被用来基于相应的二进制LLR而生成恢复的LSB或MSB页，也就是LSB页和MSB页共用LDPC解码器。
[0105]此外，在非二进制的恢复模式中，非二进制的字线LLR生成器850将LSB页和MSB页两者的硬值和/或软值联合进行处理LSB页和MSB页以生成非二进制LLR。非二进制LLR被应用于字线的非二进制LDPC解码器880，该非二进制LDPC解码器880将字线的两个页联合进行处理以生成恢复的LSB页和MSB页。在可替换的实施例中，二进制LDPC解码器870和非二进制LDPC解码器880可以共用处理功能或处理硬件。
[0106]如图8所示，全局迭代890在二进制LSB/MSB LLR生成器840和/或非二进制字线LLR生成器850与LSB/MSB 二进制LDPC解码器870和/或字线非二进制LDPC解码器880之间执行。
[0107]图9是结合了本发明的某些方面的示例性的混合编码和解码系统900的简化框图。如同下文将讨论的，示例性的混合编码和解码系统900按照与图8类似的方式在恢复模式中执行(i)个体页的独立编码；以及(ii)在字线中的页的独立二进制解码和/或联合
非二进制解码。
[0108]如图9所示，示例性的混合编码和解码系统900处理被应用于各自生成N个位的相应的二进制LDPC编码器910-1和910-2的K个LSB位和K个MSB位，其中LDPC编码器910-1和910-2使用完全相同的代码生成矩阵。所生成的2N个位被应用于生成N个符号的位-符号(B/S)转换器920。例如，在格雷编码方案之下，能够采用下列示例性的位映射:
[0109]00 —O —5βν
[0110]01 — I —3βν
[0111]10 — 2 — β V
[0112]11 —3 —-βν
[0113]在非二进制恢复模式中，在闪存通道的等价通信模型内，该N个符号通过AWGN通道930来传输，并被量化以生成N个噪声符号(noisy symbol )0 LLR生成器940将那些量化的N个符号映射成N个GF (4)LLR，该N个GF (4) LLR由用于处理该N个GF (4) LLR的非二进制LDPC解码器950解码以生成N估计的符号。
[0114]该N个估计的符号被应用于符号-位(S/B)转换器960，该符号-位(S/B)转换器960生成N估计的LSB位和N个估计的MSB位。
[0115]在图9中的示例性实施例使用两个二进制编码器将非二进制代码有效地应用于每单元两个位的闪存，并且每个符号含有2个位。对于每单元η个位的闪存，η个编码器应用非二进制代码，其中每个符号当在恢复模式700中解码时有效地含有η个位，然而如果正常模式500被应用，则该η个位中的每个位都被单独解码。
[0116]由于页由二进制LDPC编码器910-1和910_2独立写入，因而不需要会限制在页间应用错误校正码的竞争方案的可用性的较大的缓存区或附加的延迟。由于伽罗华域元素在LDPC代码构建期间的矩阵映射的方案(该方案将在下文进一步讨论)，非二进制LDPC解码器同样能够与个体二进制LDPC解码器一起共用大多数硬件。最后，同样由于该硬件共用，解码器面积类似于二进制组成解码器。
[0117]为了说明非二进制LDPC码的伽罗华域元素是如何从写入闪存的二进制LDPC码产生的，图10示出了在每个字线内具有示例性的LSB或下页1010和MSB或上页1020的示例性的每单元两个位的存储器件1000。如图10所示，每个单元(例如，单元a、b和c)包括LSB位(例如，LSB位aL、bL和cL)和MSB位(例如，MSB位aM、bM和cM)。
[0118]如上所述，本发明的某些方面确认:假定所有其非零元素都是单位伽罗华域元素(unity Golois field element),则只要页通过相同的二进制生成矩阵来编码,用于解码的相应个体奇偶校验矩阵就能够联结成单个非二进制奇偶校验矩阵。
[0119]对于图10的LSB位和MSB位，二进制LSB的LDPC奇偶校验方程能够表示如下:
[0120]
【权利要求】
1.一种用于处理来自闪存器件的数据的方法，包括: 从所述闪存器件的一个或多个页中获得多个位的一个或多个读出值； 基于在特定的模式被从所述多个位中读出时给定的数据模式被写入所述多个位的概率，将所述多个位的所述一个或多个读出值转换成非二进制对数似然比；以及 使用所述非二进制对数似然比来联合解码所述多个位，其中所述页被独立地编码。
2.根据权利要求1所述的方法，其中所述可靠性值包括对数似然比、对数似然比的近似以及用于度量位判决的可靠性的可靠性值中的一个或多个。
3.根据权利要求1所述的方法，其中所述页使用相同的二进制生成矩阵被独立地编码。
4.根据权利要求1所述的方法，其中所述非二进制对数似然比包括用于采集单元内相关性的基于存储单元的伽罗华域值。
5.根据权利要求1所述的方法，其中所述方法包括恢复模式，所述恢复模式在正常操作模式没有成功地解码给定页的所述多个位中的一个或多个时启动。
6.根据权利要求1所述的方法，其中在所述特定模式被从所述多个位中读出时所述给定的数据模式被写入所述多个位的所述概率是下列项中的一项或多项:从一个或多个表中获得，基于一个或多个参考单元，基于一个或多个先前解码的判决，以及基于所述闪存器件的一个或多个性能因素。
7.根据权利要求1所述的方法，其中所述方法通过用于在正常模式中执行个体页的二进制解码以及在恢复模式中执行字线内的所述页的所述非二进制联合解码的混合检测和解码系统来执行。
8.—种闪存系统,包括: 可靠性单元，用于基于在特定的模式被从所述多个位中读出时给定的数据模式被写入所述多个位的概率，将来自闪存器件的一个或多个页的多个位的一个或多个读出值转换成非二进制对数似然比；以及 非二进制解码器，用于使用所述非二进制对数似然比来联合解码所述多个位，其中所述页被独立地编码。
9.根据权利要求8所述的闪存系统，还包括一个或多个二进制LDPC解码器，用于基于一个或多个二进制LLR来生成一个或多个被恢复的页。
10.根据权利要求8所述的闪存系统，还包括多个二进制编码器，所述多个二进制编码器相互共用一个或多个硬件元件。
【文档编号】G11C29/42GK103971751SQ201410042712
【公开日】2014年8月6日 申请日期:2014年1月29日 优先权日:2013年1月31日
【发明者】A·H·S·阿赫西恩, 李宗旺, E·F·哈拉特什, L·丹简 申请人:Lsi公司