基于忆阻的非易失性存储器、读写擦除操作方法及测试电路的制作方法
【专利摘要】本发明提供了一种基于忆阻的非易失性存储器及其读、写、擦除操作方法以及测试电路；基于忆阻的非易失性存储器电路包括忆阻存储单元、选址开关、控制开关以及分压电路。本电路的设计通过行列地址信号对忆阻存储单元进行选址，通过外加脉冲信号对读、写、擦除操作进行选择，并提供了基于忆阻的非易失性存储器的功能测试电路验证此电路结构的有效性。同时，在此电路结构的基础上，利用忆阻的非易失性原理，探讨了对此基于忆阻的非易失性存储器电路的读、写、擦除功能的实现方法，完成对指定忆阻存储单元的精确的读、写、擦除操作。本发明将为研制基于忆阻的非易失性存储器提供实验参考。
【专利说明】基于忆阻的非易失性存储器、读写擦除操作方法及测试电路
【技术领域】
[0001]本发明属于存储器领域，更具体地，涉及一种基于忆阻的非易失性存储器、读写擦除操作方法及其测试电路。
【背景技术】
[0002]忆阻是美国加利福尼亚大学伯克利分校的科学家蔡少堂于1971年提出的，蔡少堂教授从对称性角度预言提出，除电容、电感和电阻外，电子电路还应存在第四种基本元件一忆阻。蔡少棠指出，电压V、电流1、电荷q和磁通量P，这4个基本电路变量之间应该存在六种数学关系:电流定义为电荷关于时间的导数i(t) =dq(t)/dt ;电压是磁通量关于时间的导数v(0 = d_)/d?;电阻定义为电压随着电流的变化率R = dv/di ;电容定义为电荷随着电压的变化率C = dq/dv ；电感定义为磁通量随着电流的变化率i = 。还有一个问题是缺少了一种能够将电荷q与磁通量^关联起来的电路元件，而这种元件即由电荷q和磁通量P之间的关系来定义，蔡少棠将该元件命名为忆阻M = 扣。
[0003]美国惠普实验室的斯坦?威廉斯和其同事在进行极小型电路实验时制造出忆阻的实物，其成果发表在2008年5月的《nature》杂志上。忆阻的发现足以媲美100年前发明的三极管，其任何一项产业化应用都可能带来新一轮的产业革命。中国科技部2010年4月13日在其官方网站上指出:“美国惠普实验室科学家2010年4月8日在《自然》杂志上撰文表示，他们在忆阻提供上取得重大突破，发现忆阻可进行布尔逻辑运算，用于数据处理和存储应用”。
[0004]自从蔡少棠提出的忆阻被惠普实验室证实后，忆阻的应用研究涵盖了从存储和逻辑重构到神经学习和保密通信`的各个领域，忆阻本身具有非易失的记忆能力，因此基于忆阻的非易失性随机访问存储器是忆阻的主要应用之一。
【发明内容】
[0005]本发明基于忆阻特有阻值记忆效应，提供了一种基于忆阻的非易失性存储器的电路结构，在此电路结构的基础上，利用忆阻的非易失性原理，探讨了对此基于忆阻的非易失性存储器电路的读、写、擦除功能的实现方法，其目的在于对忆阻存储单元进行读、写、擦除操作，由此解决基于忆阻的非易失性存储的技术问题。
[0006]本发明提供了一种基于忆阻的非易失性存储器，包括忆阻存储单元U0、第一选址开关Ml、第二选址开关M2、第三选址开关M3、第四选址开关M4、第五选址开关M5、第一控制开关S1、第二控制开关S2、级联电阻RO和反相器U2A;所述第一选址开关Ml的第二端与所述第二选址开关M2的第一端连接后与所述忆阻存储单元UO的一端连接，所述忆阻存储单元UO的另一端接地；所述第一选址开关Ml的控制端与所述第二选址开关M2的控制端都与行地址信号Xi相连接；所述第一控制开关SI的第一端与所述第四选址开关M4的第一端连接，所述第一控制开关SI的第二端与所述反相器U2A的输出端连接，所述第一控制开关SI的第三端与所述第一选址开关Ml的第一端连接，所述第一控制开关SI的第四端接地；所述第二控制开关S2的第一端与所述第三选址开关M3的第一端连接，所述第二控制开关S2的第二端与所述第三选址开关M3的控制端连接后与所述反相器U2A的输入端连接，所述第二控制开关S2的第三端与所述第五选址开关M5的第一端连接，所述第二控制开关S2的第四端接地；所述级联电阻RO的一端连接电源VCC，所述级联电阻RO的另一端与所述第三选址开关M3的第一端连接；所述第四选址开关M4的第二端用于连接输入的第一脉冲信号Input，所述第四选址开关M4的控制端与所述第五选址开关M5的控制端连接后用于接收列地址信号Yj ;所述第五选址开关M5的第二端用于输出信号Output ;所述反相器U2A的输入端用于接收读、写信号R/W。
[0007]更进一步地，工作时，通过给行地址信号Xi和列地址信号Yj同时施加高电平，控制所述第一选址开关Ml和所述第二选址开关M2导通，所述忆阻存储单元UO与所述第一控制开关SI相连通；控制所述第四选址开关M4和所述第五选址开关M5导通，输入的第一脉冲信号Input与所述第一控制开关SI相连通，使所述第一脉冲信号Input到达所述忆阻存储单元U0，对所述忆阻存储单元UO进行写操作；所述忆阻存储单元UO的阻值状态经过由忆阻存储单元U0、所述级联电阻RO和所述电源VCC组成的分压电路分压后输出电压信号，电压信号由所述第二控制开关S2传递到所述第五选址开关M5进行输出，对所述忆阻存储单元UO进行读操作。
[0008]更进一步地，所述非易失性存储器还包括:连接在所述第四选址开关M4第二端的擦除电路；所述擦除电路包括单稳态触发器U1、第一电阻R1、定时电容Cl、滤波电容C2、第二电阻R2、第三电阻R3、第四电阻R4和运算放大器U2 ;所述单稳态触发器Ul的低触发端作为所述擦除电路的输入端，用于连接输入的第二脉冲信号IN，所述单稳态触发器Ul的直接清零端与电源Vl连通，所述单稳态触发器Ul的控制电压端通过所述滤波电容C2接地；所述第一电阻Rl与所述定时电容Cl依次串联连接在所述电源Vl和地之间，所述第一电阻Rl和所述定时电容Cl的串联连接端与所述单稳态触发器Ul的TH高触发端和放电端连接；所述单稳态触发器Ul的电源端接电源VI，所述单稳态触发器Ul的接地端接地，所述单稳态触发器Ul的输出端作为单稳态触发器的输出端；所述运算放大器U2的反相输入端通过所述第二电阻R2连接至所述单稳态触发器Ul的输出端，所述运算放大器U2的正相输入端通过所述第四电阻R4接地；所述第三电阻R3连接在所述运算放大器U2的反相输入端与输出端之间；所述运算放大器U2的输出端作为所述擦除电路的输出端。
[0009]更进一步地，工作时，判断所述忆阻存储单元UO进行读操作后的电压信号是否为低电平，若是，则所述忆阻存储单元UO为低阻状态，不需要对所述忆阻存储单元UO进行擦除操作；若否，则所述忆阻存储单元UO为高阻状态，通过对所述忆阻存储单元UO施加第二脉冲信号使得所述忆阻存储单元UO恢复到初始状态；所述第二脉冲信号与所述第一脉冲信号的大小相同、时间相同且极性相反。
[0010]更进一步地，第一选址开关Ml、第二选址开关M2、第三选址开关M3、第四选址开关M4和第五选址开关M5为绝缘栅双极性晶体管IGBT。
[0011]本发明还提供了一种基于忆阻的非易失性存储器的测试电路，包括电压跟随器和比较器，所述电压跟随器的正相输入端用于与所述第五选址开关M5的第二端连接，所述电压跟随器的反相输入端连接至所述电压跟随器的输出端，所述比较器的正相输入端连接比较电压V2，所述比较器的反相输入端连接至所述电压跟随器的输出端，所述比较器的输出端用于输出测试结果。
[0012]本发明还提供了一种基于忆阻的非易失性存储器的写操作方法，包括下述步骤:通过给行地址信号Xi施加高电平，给列地址信号Yj施加高电平，控制所述第一选址开关Ml、第二选址开关M2、第四选址开关M4和第五选址开关M5都导通；通过第一脉冲信号控制所述读、写信号为低电平，所述第一控制开关SI导通，第三选址开关M3和所述第二控制开关S2断开，第一脉冲信号Input由第四选址开关M4通过第一控制开关SI施加给所述忆阻存储单元UO，改变了所述忆阻存储单元UO的阻值状态，实现对忆阻存储单元UO进行写操作。
[0013]本发明还提供了一种基于忆阻的非易失性存储器的读操作方法，包括下述步骤:通过给行地址信号Xi施加高电平，给列地址信号Yj施加高电平，控制所述第一选址开关Ml、第二选址开关M2、第四选址开关M4和第五选址开关M5都导通；通过第一脉冲信号控制所述读、写信号为高电平，所述第三选址开关M3和所述第二控制开关S2导通，第一控制开关SI断开，由忆阻存储单元U0、级联电阻RO和电源VCC组成的分压电路导通，分压电路输出的电压信号通过第二控制开关S2到输出端口 Output并传递到外围读电路，实现忆阻存储信息的读取。
[0014]更进一步地，所述分压电路输出的电压信号大小由所述忆阻存储单元UO的阻值状态决定；当所述忆阻存储单元UO的阻值大于所述级联电阻RO的阻值时，所述分压电路输出的电压大于0.5VCC ;当忆阻存储单元UO的阻值小于所述级联电阻RO的阻值时，所述分压电路输出的电压小于0.5VCC。
[0015]本发明还提供了一种基于忆阻的非易失性存储器的擦除操作方法，包括下述步骤:判断所述忆阻存储单元UO进行读操作后的电压信号是否为低电平，若是，则所述忆阻存储单元UO为低阻状态，不需要对所述忆阻存储单元UO进行擦除操作；若否，则所述忆阻存储单元UO为高阻状态，通过对所述忆阻存储单元UO施加第二脉冲信号使得所述忆阻存储单元UO恢复到初始状态；所述第二脉冲信号与所述第一脉冲信号的大小相同、时间相同且极性相反。
[0016]总体而言，通过本发明所构思的以上技术方案与现有技术相比，由于忆阻的非易失性原理、基于忆阻的非易失性存储器的电路结构和读、写、擦除功能的实现方法，能够取得下列在非易失性存储的有益效果:
[0017](I)本发明的基于忆阻的非易失性存储器采用行列地址信号对忆阻存储单元进行选址，能够扩展成存储阵列的形式，具有很好的可扩展性，提高了存储的容量；同时在扩展成存储阵列后，行列地址对忆阻存储单元进行精确选址，避免了现有忆阻阵列存储技术中关键的漏电流问题，提闻了存储的有效性。
[0018](2)本发明的基于忆阻的非易失性存储器在写过程中，默认忆阻存储单元的初始状态为O状态，所以在存储O时，不对忆阻存储单元进行写入操作，在存储I时，对忆阻存储单元进行写I操作，这样降低了电路的功耗。
[0019](3)本发明的基于忆阻的非易失性存储器在擦除过程中，采用反馈的思想，根据读结果产生反馈的擦除电压信号，使忆阻存储单元较精确地恢复到初始的阻值状态，提高了忆阻存储单元的阻值的控制精度，有效地提高了多次对忆阻存储单元写操作的精确性。
[0020]以上三个技术效果对基于忆阻的存储技术有着很关键的作用，解决了现有基于忆阻的存储技术的相关问题。
【专利附图】
【附图说明】
[0021]图1是本发明实施例提供的基于忆阻的非易失性存储器的原理框图；
[0022]图2是本发明实施例提供的基于忆阻的非易失性存储器的具体电路图；
[0023]图3是本发明实施例提供的基于忆阻的非易失性存储器的擦除电路的具体电路图；
[0024]图4是本发明实施例提供的基于忆阻的非易失性存储器的功能测试电路的具体电路图；
[0025]图5是本发明实施例提供的基于忆阻的非易失性存储器的测试结果图；
[0026]图6是本发明实施例提供的基于忆阻的非易失性存储器的读、写、擦除功能仿真结果示意图。
【具体实施方式】
[0027]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0028]本发明提供了一种基于忆阻的非易失性存储器，其原理框图如图1所示，包括以下组成部分:忆阻存储单元1、读控制电路3、写控制电路2、选址电路4、读/写信号以及I/O端口。忆阻存储单元是主要的存储介质，读/写控制电路主要是根据读/写信号选择对存储单元的读/写操作，选址电路主要负责对存储单元的选址，I/O端口用于输入输出数据的传送。
[0029]图2所示是基于忆阻的非易失性存储器的一个代表性实施例，以下所做分析均以图2所示实施例为基础，其中包含了忆阻存储单元U0、第一选址开关Ml、第二选址开关M2、第三选址开关M3、第四选址开关M4、第五选址开关M5、第一控制开关S1、第二控制开关S2、级联电阻RO和反相器U2A ;其中第一选址开关Ml的第二端与第二选址开关M2的第一端连接后与忆阻存储单元UO的一端连接，忆阻存储单元UO的另一端接地；第一选址开关Ml的控制端与第二选址开关M2的控制端都与行地址信号Xi相连接；第一控制开关SI的第一端与第四选址开关M4的第一端连接，第一控制开关SI的第二端与反相器U2A的输出端连接，第一控制开关SI的第三端与第一选址开关Ml的第一端连接，第一控制开关SI的第四端接地；第二控制开关S2的第一端与第三选址开关M3的第一端连接，第二控制开关S2的第二端与第三选址开关M3的控制端连接后与反相器U2A的输入端连接，第二控制开关S2的第三端与第五选址开关M5的第一端连接，第二控制开关S2的第四端接地；级联电阻RO的一端连接电源VCC，级联电阻RO的另一端与第三选址开关M3的第一端连接；第四选址开关M4的第二端用于连接输入的第一脉冲信号Input，第四选址开关M4的控制端与第五选址开关M5的控制端连接后用于接收列地址信号Yj ;第五选址开关M5的第二端用于输出信号Output ;反相器U2A的输入端用于接收读、写信号R/W。
[0030]第一选址开关Ml、第二选址开关M2、第四选址开关M4、第五选址开关M5用于忆阻存储单元UO的地址选择，第三选址开关M3、第一控制开关S1、第二控制开关S2和反相器U2A可实现对忆阻存储单元UO的读、写控制，第一控制开关SI控制写操作、第二控制开关S2控制读操作，级联电阻RO在读操作中起到分压的作用。该存储器在连接相应的读、写、擦除的外围电路之后，能够实现非易失性存储器的读、写和擦除操作。本发明公布的基于忆阻的非易失性存储器的读、写、擦除操作电路，是基于忆阻的非易失性存储器中提供的关键环节。
[0031]图2所示为基于忆阻的非易失性存储器的一个实施例，其工作原理为(I)当行地址信号Xi=O,即Xi输入为低电平时，第一选址开关Ml和第二选址开关M2断开，忆阻存储单元UO与外接电路断开，不能对忆阻存储单元UO进行任何操作；(2)当行地址信号Xi=l，即Xi输入为高电平，第一选址开关Ml和第二选址开关M2导通，忆阻存储单元UO与第一控制开关SI相连接。(3)当列地址信号Yj = O时，即Yj输入为低电平，第四选址开关M4和第五选址开关M5断开，输入信号Input和输出信号Output都不能传送到存储器内部，不能进行读、写操作。(4)当列地址信号Yj = 1，即Yj输入为高电平，第四选址开关M4、第五选址开关M5导通，输入信号Input与第一控制开关SI相连接，忆阻存储单元UO的状态也可以经过分压电路输出信号，经过第二控制开关S2传递到第五选址开关M5，进行输出。第一控制开关SI连接着第四选址开关M4控制写信号的输入，第三选址开关M3连接忆阻和分压电路，控制着存储器的读操作，第二控制开关S2连接忆阻的分压信号和第五选址开关M5，控制着忆阻存储单元UO读信号的输出。第一控制开关S1、第二控制开关S2和第三选址开关M3的状态由读、写信号R/W决定:(I)当读、写信号R/W=0V，即读、写信号为低电平，对存储器进行写操作，低电平通过反相器U2A转换为高电平，使第一控制开关SI导通，输入信号Input通过第四选址开关M4和第一控制开关SI写入忆阻存储单元UO ; (2)当读、写信号R/W=5V,即读、写信号为高电平，对忆阻进行读操作，高电平使第二控制开关S2和第三选址开关M3导通，第三选址开关M3使分压电路连接，忆阻存储单元UO和级联电阻RO串联对电源VCC信号分压，第二控制开关S2使忆阻存储单元UO分得的电压通过第五选址开关M5输出到输出端口，与外围电路相连接。
[0032]为了更清晰的说明基于忆阻的非易失性存储器的工作原理，下面仔细阐述其读写过程以及电路测试的结果:
[0033](I)存储器的写操作:通过行、列地址信号来选定存储器，行、列地址信号由高低电平来控制，这里以+IOV电压信号为高电平1，0V电压信号为低电平O。假定存储器(i，j)被选中，即Xi=I，Yj = I，第一选址开关Ml、第二选址开关M2、第四选址开关M4和第五选址开关M5全部导通。读、写信号R/W由脉冲信号控制，当R/W=5V时，高电平为读信号，当R/W=OV时，低电平为写信号。这里R/W=0V，第一控制开关SI导通，第三选址开关M3和第二控制开关S2断开，输入信号Input由第四选址开关M4通过第一控制开关SI施加到忆阻存储单元UO，并对忆阻存储单元UO进行写操作，改变忆阻存储单元UO的阻值，当给定的电压脉冲断开后，忆阻存储单元UO的阻值状态将保留不变，完成信息的非易失性存储。
[0034](2)存储器的读操作:假定存储单元(i，j)被选中，即Xi=I，Yj = I，第一选址开关Ml、第二选址开关M2、第四选址开关M4和第五选址开关M5全部导通。当R/W=5V时，高电平为读信号，这时第三选址开关M3和第二控制开关S2导通，第一控制开关SI断开，由忆阻存储单元UO和级联电阻RO组成的分压电路导通，分压电路的输出信号由忆阻存储单元UO的阻值控制，当忆阻的阻值大于级联电阻RO时，输出电压大于0.5VCC，当忆阻的阻值小于级联电阻RO时，输出电压小于0.5VCC,输出电压值通过第二控制开关S2传递到输出端口，传送到外围读电路，完成忆阻存储信息的读取。
[0035]在本发明实施例中，忆阻作为一种存储介质，必须能进行多次存储。在对忆阻存储器进行一次写操作后，如果需要一次新的写操作，存储一个新数据之前，必须要将忆阻存储器的状态恢复为初始状态，这样进行反复写才不会出错。因此，需要提供基于忆阻存储器的擦除操作。对忆阻存储单元UO施加大小、时间相同，极性相反的电压脉冲信号，可使忆阻存储单元UO恢复到初始状态，根据这一原理，本发明提供的基于忆阻的非易失性存储器还包括擦除电路，如图3所示；擦除电路包括:单稳态触发器U1、第一电阻R1、定时电容Cl、滤波电容C2、第二电阻R2、第三电阻R3、第四电阻R4、运算放大器U2，输入的第二脉冲信号IN与单稳态触发器Ul的低触发端相连接，将输入的第二脉冲信号IN作为触发信号，单稳态触发器Ul的直接清零端与电源Vl连通，单稳态触发器Ul的控制电压端与滤波电容C2连接，使单稳态触发器Ul的控制电压端的电压更稳定，第一电阻Rl第一端与电源Vl连接，第二端与定时电容Cl串联，定时电容Cl第二端接地，单稳态触发器Ul的TH高触发端和放电端并联，连接到第一电阻Rl和定时电容Cl的串联点，构成电阻、电容充放电定时电路结构，单稳态触发器Ul的电源端接电源VI，单稳态触发器Ul的接地端接地，单稳态触发器U1、第一电阻R1、定时电容Cl、滤波电容C2共同构成脉冲发生电路。其中第一电阻Rl为定时电阻。
[0036]单稳态触发器Ul的输出端作为单稳态触发器的输出，单稳态触发器Ul的输出端与第二电阻R2的第一端串联，第二电阻R2的第二端接到运算放大器U2的负端，第三电阻R3跨接在运算放大器U2的负端和输出端，运算放大器U2的正端与第四电阻R4串联后接地，第二电阻R2、第三电阻R3、第四电阻R4、运算放大器U2构成线性运算放大电路。
[0037]将忆阻存储单元UO进行读操作后的电压信号作为输入信号IN，输入信号IN输入到单稳态触发器的低触发端，单稳态触发器Ul由输入信号IN的下降沿触发，在触发信号的作用下，单稳态触发器Ul由稳态翻转到暂稳态，经过一段时间后，单稳态触发器Ul会自动返回到稳态，并在单稳态触发器Ul的输出端获得一个脉冲宽度一定的脉冲信号，脉冲宽度就是暂稳态的维持时间，由第一电阻Rl和定时电容Cl决定。所以输入的第二脉冲信号IN经过由单稳态触发器Ul、第一电阻Rl、定时电容Cl、滤波电容C2构成的脉冲发生电路，能够产生一定脉宽的脉冲信号，将单稳态触发器Ul的输出端获得的脉冲信号经过由第二电阻R2、第三电阻R3、第四电阻R4、运算放大器U2构成线性运算放大电路，得到与对忆阻存储单元UO进行写操作输入信号相比大小相同、时间相同、极性相反的电压脉冲信号，反馈到所述忆阻存储单元U0，作为输入的第一脉冲信号Input，对忆阻存储单元UO进行擦除操作:
[0038](I)根据所述忆阻存储单元UO进行读操作后的电压信号，若电压信号为低电平，表示所述忆阻存储单元UO为低阻状态，则不用对所述忆阻存储单元UO产生擦除操作，即线性运算放大电路输出电压脉冲信号为O ;
[0039](2)若所述忆阻存储单元UO进行读操作后的电压信号为高电平，表示所述忆阻存储单元UO为高阻状态，则线性运算放大电路输出与对忆阻存储单元UO进行写操作输入信号相比大小相同、时间相同、极性相反的电压脉冲信号，将此电压脉冲信号输入所述忆阻存储单元UO,使忆阻存储单元UO恢复到初始状态。
[0040]在本发明实施例中，基于忆阻的非易失性存储器提供完成后，需要对该存储器电路进行测试，测试其是否能正常地进行读写操作，其测试电路如图4所示，测试电路包括电压跟随器U3和比较器U4，电压跟随器U3的正相输入端用于与第五选址开关M5的第二端连接，电压跟随器U3的反相输入端连接至电压跟随器U3的输出端，比较器U4的正相输入端连接电源V2，比较器U4的反相输入端连接至电压跟随器U3的输出端，比较器U4的输出端用于输出测试结果。
[0041]忆阻存储器的存储原理是对忆阻施加不同的电压脉冲，可以得到不同的阻值，这里将阻值高于级联电阻R0，设置为高阻状态，用于存储数字信号O ;阻值低于级联电阻R0，设置为低阻状态，用于存储数字信号I。忆阻的初始阻值为高阻状态，存储数字信号0，如果要向忆阻存储单元UO写入数字信号0，就不向忆阻存储单元UO施加写入电压脉冲，维持忆阻存储单元UO的初始状态，减少电路的功耗；如果要向忆阻存储单元UO写入数字信号1，则向忆阻存储单元UO施加10V、30ms的电压脉冲，改变忆阻存储单元UO的阻值状态，使之小于级联电阻RO。
[0042]在读过程中，提供电压比较电路，将输出信号与给定信号0.5VCC(即50mV)相比较，分压信号大于0.5VCC时，电压比较器U4输出低电平信号，分压信号小于0.5VCC时，电压比较器U4输出高电平信号，结合以上原理对单元电路进行PSPICE仿真，进行瞬态分析，对忆阻单元存储器进行测试。测试结果如图5所示，首先对忆阻存储单元UO施加读信号，输出大于50mv，表示此时忆阻存储单元UO为高阻状态，存储的信息为I ;然后对忆阻存储单元UO施加写信号(10V、30ms的电压脉冲)，此时输出端断开，忆阻存储单元UO阻值逐渐下降；第40ms时，写信号断开，再次施加读信号，检测刚刚的写入是否正确，第40ms开始，施加IOms的读信号，输出小于50mv，表示此时忆阻存储单元UO为低阻状态，存储的信息变为O。第50ms到第90ms为验证忆阻存储器的非易失性特性，第50ms到第80ms，对忆阻存储单元UO不进行写操作，第80ms到第90ms施加读操作，忆阻存储单元UO的输出仍为0，从而验证了忆阻存储器的非易失性特性。
[0043]在对基于忆阻的非易失性存储器进行测试完成后，实际制作过程中，可以将图2所示的基于忆阻的非易失性存储器部分进行封装成一个基本存储单元。
[0044]本发明还提供了一种基于忆阻的非易失性存储器的写操作方法，包括下述步骤:
[0045]通过给行地址信号Xi施加高电平，给列地址信号Yj施加高电平，控制所述第一选址开关Ml、第二选址开关M2、第四选址开关M4和第五选址开关M5都导通；
[0046]通过第一脉冲信号控制所述读、写信号为低电平，所述第一控制开关SI导通，第三选址开关M3和所述第二控制开关S2断开，第一脉冲信号Input由第四选址开关M4通过第一控制开关SI施加给所述忆阻存储单元UO，由于忆阻存储单元UO的阻值的改变受控于外加电压(电流)的幅度、极性和时间长度，一旦断电将保持最后的忆阻阻值状态不变，具有非易失性的存储功能，第一脉冲信号Input改变所述忆阻存储单元UO的阻值状态，实现对忆阻存储单元UO进行写操作。
[0047]本发明实施例还提供了一种基于忆阻的非易失性存储器的读操作方法，包括下述步骤:
[0048]通过给行地址信号Xi施加高电平，给列地址信号Yj施加高电平，控制所述第一选址开关Ml、第二选址开关M2、第四选址开关M4和第五选址开关M5都导通；
[0049]通过第一脉冲信号控制所述读、写信号为高电平，所述第三选址开关M3和所述第二控制开关S2导通，第一控制开关SI断开，由忆阻存储单元U0、级联电阻RO以及电源VCC组成的分压电路导通，分压电路的输出信号由忆阻存储单元UO的阻值控制，当忆阻存储单元UO的阻值大于级联电阻RO的阻值时，输出电压大于0.5VCC ;当忆阻存储单元UO的阻值小于级联电阻RO的阻值时，输出电压小于0.5VCC,输出电压值通过第二控制开关S2传递到输出端口 Output并传送到外围读电路，完成忆阻存储信息的读取。
[0050]本发明还提供了一种基于忆阻的非易失性存储器的擦除操作方法，包括下述步骤:根据所述忆阻存储单元UO进行读操作后的电压信号，擦除电路动态选择是否产生擦除信号；如果要产生擦除信号，则将所述忆阻存储单元UO进行读操作后的电压信号作为输入信号IN,经过由所述单稳态触发器U1、第一电阻R1、定时电容Cl、滤波电容C2构成的脉冲发生电路，产生一定脉宽的脉冲信号，通过所述单稳态触发器Ul的输出端传送到由第二电阻R2、第三电阻R3、第四电阻R4、运算放大器U2构成线性运算放大电路，得到与对忆阻存储单元UO进行写操作输入信号相比大小相同、时间相同、极性相反的电压脉冲信号，反馈到所述忆阻存储单元UO，作为输入信号INPUT，对所述忆阻存储单元UO进行擦除操作，使所述忆阻存储单元UO恢复到初始状态。
[0051]在本发明实施例中，对忆阻存储器的读、写、擦除功能进行总体仿真，以测试所提供的电路的正确性。首先施加读信号，读取忆阻的初始状态，作为后续写操作的比较，然后施加写信号，对忆阻进行写I操作，然后再施加读信号，读取到刚刚存入的1，然后再施加擦除信号，给忆阻存储器反馈擦除电压信号，使忆阻存储器恢复初始状况，再对忆阻存储器写I操作，检验擦除操作的准确性，之后再次施加擦除信号，再施加读信号，再施加写信号，最后再施加一次读信号，以说明多次读、擦除、写过程的正确性，仿真结果如图6所示，仿真结果分别显示了读/写信号、输入信号及读比较信号，图中结果证明可以对忆阻存储器进行反复的存储，提高忆阻存储器的实用性。
[0052]实施例1:第一选址开关Ml、第二选址开关M2、第三选址开关M3、第四选址开关M4、第五选址开关M5选用开关三极管，控制三极管基极和发射极间的电压，使之工作于饱和/截止状态，实现开关作用，完成忆阻存储单元的选址。三极管主要是用电流控制，成本较低，但是三极管作开关功耗比较大，开关速度比较慢。所以一般在低成本情况下，适合用
三极管作开关。
[0053]实施例2:第一选址开关Ml、第二选址开关M2、第三选址开关M3、第四选址开关M4、第五选址开关M5选用场效应管，控制场效应管栅极和源极之间的电压，使场效应管工作于饱和/截止状态，实现开关作用。场效应管主要是用电压控制，开关速度比较快，具有较高输入阻抗和低噪声，但是成本较高，所以一般在大规模集成电路中应用比较广泛。
[0054]实施例3:第一选址开关Ml、第二选址开关M2、第三选址开关M3、第四选址开关M4、第五选址开关M5选用绝缘栅双极性晶体管IGBT，通过控制IGBT的栅极和发射极之间的电压，改变晶体管的基极电流，实现IGBT的导通和关断，完成开关作用，实现对忆阻存储单元的选址功能。IGBT是三极管和场效应管组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和三极管的低导通压降，驱动功率小，结合了场效应管和三极管的优点，但是开关速度相比于MOSFET慢。[0055]以上实施例所采用的非易失性存储结构相同，改变选址开关的器件，完成对忆阻存储单元的选择，使忆阻存储单元与读/写控制电路相连接，实现对忆阻的读操作和写操作。实验证明三个实施例能够很好地实现基于忆阻的非易失性存储器的读、写、擦除操作。
[0056]实施例2的具体结构如图2所示，本发明所述的分析以实施例2为基础，阐述了实施例2的具体实现过程以及仿真结果，验证了读、写、擦除过程的有效性。
[0057]本发明所提供的一种基于忆阻的非易失性存储器及其测试电路，所提供的电路包含了基本存储单元所需的各种电路，性能稳定，仿真测试效果良好。根据所提供的电路，可以进行实际样品的制作。
[0058]本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种基于忆阻的非易失性存储器，其特征在于，包括忆阻存储单元U0、第一选址开关Ml、第二选址开关M2、第三选址开关M3、第四选址开关M4、第五选址开关M5、第一控制开关S1、第二控制开关S2、级联电阻RO和反相器U2A ； 所述第一选址开关Ml的第二端与所述第二选址开关M2的第一端连接后与所述忆阻存储单元UO的一端连接，所述忆阻存储单元UO的另一端接地；所述第一选址开关Ml的控制端与所述第二选址开关M2的控制端都与行地址信号Xi相连接； 所述第一控制开关SI的第一端与所述第四选址开关M4的第一端连接，所述第一控制开关SI的第二端与所述反相器U2A的输出端连接，所述第一控制开关SI的第三端与所述第一选址开关Ml的第一端连接，所述第一控制开关SI的第四端接地； 所述第二控制开关S2的第一端与所述第三选址开关M3的第一端连接，所述第二控制开关S2的第二端与所述第三选址开关M3的控制端连接后与所述反相器U2A的输入端连接，所述第二控制开关S2的第三端与所述第五选址开关M5的第一端连接，所述第二控制开关S2的第四端接地； 所述级联电阻RO的一端连接电源VCC，所述级联电阻RO的另一端与所述第三选址开关M3的第一端连接； 所述第四选址开关M4的第二端用于连接输入的第一脉冲信号Input，所述第四选址开关M4的控制端与所述第五选址开关M5的控制端连接后用于接收列地址信号Yj ;所述第五选址开关M5的第二端用于输出信号Output ;所述反相器U2A的输入端用于接收读、写信号R/W。
2.如权利要求1所述的基于忆阻的非易失性存储器，其特征在于，工作时，通过给行地址信号Xi和列地址信号Yj同时施加高电平，控制所述第一选址开关Ml和所述第二选址开关M2导通，所述忆阻存储单元UO与所述第一控制开关SI相连通；控制所述第四选址开关M4和所述第五选址开关M5导通，输入的第一脉冲信号Input与所述第一控制开关SI相连通，使所述第一脉冲信号Input到达所述忆阻存储单元U0，对所述忆阻存储单元UO进行写操作；所述忆阻存储单元UO的阻值状态经过由忆阻存储单元U0、所述级联电阻RO和所述电源VCC组成的分压电路分压后输出电压信号，电压信号由所述第二控制开关S2传递到所述第五选址开关M5进行输出，对所述忆阻存储单元UO进行读操作。
3.如权利要求1所述的基于忆阻的非易失性存储器，其特征在于，所述非易失性存储器还包括:连接在所述第四选址开关M4第二端的擦除电路；所述擦除电路包括单稳态触发器U1、第一电阻R1、定时电容Cl、滤波电容C2、第二电阻R2、第三电阻R3、第四电阻R4和运算放大器U2 ； 所述单稳态触发器Ul的低触发端作为所述擦除电路的输入端，用于连接输入的第二脉冲信号IN，所述单稳态触发器Ul的直接清零端与电源Vl连通，所述单稳态触发器Ul的控制电压端通过所述滤波电容C2接地； 所述第一电阻Rl与所述定时电容Cl依次串联连接在所述电源Vl和地之间，所述第一电阻Rl和所述定时电容Cl的串联连接端与所述单稳态触发器Ul的TH高触发端和放电端连接； 所述单稳态触发器Ul的电源端接电源VI，所述单稳态触发器Ul的接地端接地，所述单稳态触发器Ul的输出端作为单稳态触发器的输出端；所述运算放大器U2的反相输入端通过所述第二电阻R2连接至所述单稳态触发器Ul的输出端，所述运算放大器U2的正相输入端通过所述第四电阻R4接地；所述第三电阻R3连接在所述运算放大器U2的反相输入端与输出端之间；所述运算放大器U2的输出端作为所述擦除电路的输出端。
4.如权利要求3所述的基于忆阻的非易失性存储器，其特征在于，工作时，判断所述忆阻存储单元UO进行读操作后的电压信号是否为低电平，若是，则所述忆阻存储单元UO为低阻状态，不需要对所述忆阻存储单元UO进行擦除操作；若否，则所述忆阻存储单元UO为高阻状态，通过对所述忆阻存储单元UO施加第二脉冲信号使得所述忆阻存储单元UO恢复到初始状态；所述第二脉冲信号与所述第一脉冲信号的大小相同、时间相同且极性相反。
5.如权利要求1-4任一项所述的基于忆阻的非易失性存储器，其特征在于，第一选址开关Ml、第二选址开关M2、第三选址开关M3、第四选址开关M4和第五选址开关M5为绝缘栅双极性晶体管IGBT。
6.一种基于忆阻的非易失性存储器的测试电路，其特征在于，包括电压跟随器和比较器，所述电压跟随器的正相输入端用于与所述第五选址开关M5的第二端连接，所述电压跟随器的反相输入端连接至所述电压跟随器的输出端，所述比较器的正相输入端连接比较电压V2，所述比较器的反相输入端连接至所述电压跟随器的输出端，所述比较器的输出端用于输出测试结果。
7.一种基于忆阻的非易失性存储器的写操作方法，其特征在于，包括下述步骤: 通过给行地址信号Xi施加高电平，给列地址信号Yj施加高电平，控制所述第一选址开关Ml、第二选址开关M2、第四选址开关M4和第五选址开关M5都导通； 通过第一脉冲信号控制所述读、写信号为低电平，所述第一控制开关SI导通，第三选址开关M3和所述第二控制开关S2断开，第一脉冲信号Input由第四选址开关M4通过第一控制开关SI施加给所述忆阻存储单元U0，改变了所述忆阻存储单元UO的阻值状态，实现对忆阻存储单元UO进行写操作。
8.一种基于忆阻的非易失性存储器的读操作方法，其特征在于，包括下述步骤: 通过给行地址信号Xi施加高电平，给列地址信号Yj施加高电平，控制所述第一选址开关Ml、第二选址开关M2、第四选址开关M4和第五选址开关M5都导通； 通过第一脉冲信号控制所述读、写信号为高电平，所述第三选址开关M3和所述第二控制开关S2导通，第一控制开关SI断开，由忆阻存储单元U0、级联电阻RO和电源VCC组成的分压电路导通，分压电路输出的电压信号通过第二控制开关S2到输出端口 Output并传递到外围读电路，实现忆阻存储信息的读取。
9.如权利要求8所述的读操作方法，其特征在于，所述分压电路输出的电压信号大小由所述忆阻存储单元UO的阻值状态决定；当所述忆阻存储单元UO的阻值大于所述级联电阻RO的阻值时，所述分压电路输出的电压大于0.5VCC ;当忆阻存储单元UO的阻值小于所述级联电阻RO的阻值时，所述分压电路输出的电压小于0.5VCC。
10.一种基于忆 阻的非易失性存储器的擦除操作方法，其特征在于，包括下述步骤: 判断所述忆阻存储单元UO进行读操作后的电压信号是否为低电平，若是，则所述忆阻存储单元UO为低阻状态，不需要对所述忆阻存储单元UO进行擦除操作；若否，则所述忆阻存储单元UO为高阻状态，通过对所述忆阻存储单元UO施加第二脉冲信号使得所述忆阻存储单元UO恢复到初始状态；所述第二脉冲信号与所述第一脉冲信号的大小相同、时间相同且极性 相反。
【文档编号】G11C16/06GK103811058SQ201410041731
【公开日】2014年5月21日 申请日期:2014年1月28日 优先权日:2014年1月28日
【发明者】王小平, 陈敏, 沈轶 申请人:华中科技大学