半导体存储装置制造方法

半导体存储装置制造方法
【专利摘要】本发明提供能够进行正常工作的半导体存储装置。半导体存储装置具备：与存储器单元连接的位线；具有与位线上的电位的读出结果相应的电位的第1节点（SEN）；和传送第1节点上的电位且与锁存电路连接的第2节点（LBUS）。在第1节点上的电位开始向第2节点传送的时刻，第1节点的电位比读出的结束时刻升高了。
【专利说明】半导体存储装置
[0001]相关申请
[0002]本申请享受以日本专利申请2013-168181号(申请日:2013年8月13日)为在先申请的优先权。本申请通过参照该在先申请而包含该在先申请的所有内容。

【技术领域】
[0003]实施方式涉及半导体存储装置。

【背景技术】
[0004]NAND型闪存是众所周知的。


【发明内容】

[0005]本发明的实施方式用于提供可正常工作的半导体存储装置。
[0006]一个实施方式涉及的半导体存储装置，其特征在于，具备:与存储器单元连接的位线；第I节点，其具有与所述位线上的电位的读出结果相应的电位；和传送所述第I节点上的电位且与锁存电路连接的第2节点，在所述第I节点上的电位开始向所述第2节点传送的时刻，所述第I节点的电位比所述读出的结束时刻升高了。

【专利附图】

【附图说明】
[0007]图1是第I实施方式涉及的存储器的框图。
[0008]图2是第I实施方式涉及的存储器单元阵列的一部分的电路图。
[0009]图3是第I实施方式涉及的半导体存储装置的一部分的电路图。
[0010]图4是第I实施方式涉及的存储器的一部分节点的电位的定时图。
[0011]图5是第I实施方式涉及的存储器的一部分节点的电位的另外的例子的定时图。
[0012]图6是第I实施方式涉及的半导体存储装置的另外的例子的一部分的电路图。
[0013]图7是第I实施方式涉及的存储器的一部分节点的电位的另外的例子的定时图。
[0014]图8是第2实施方式涉及的半导体存储装置的一部分的电路图。
[0015]附图标记说明
[0016]I…存储器单元阵列，2...行解码器，3…数据电路.页缓冲，4…列解码器，5…控制电路，6…输入输出电路,7…地址.指令寄存器,8...电压发生电路,9…磁芯驱动器，10…存储器。

【具体实施方式】
[0017]下面参照附图对实施方式进行说明。另外，在下面的说明中，对于具有大致相同的功能以及构成的构成要素，标注同一附图标记，重复的说明仅在必要的情况下进行。附图是示意性的。各实施方式例示用于将该实施方式的技术思想具体化的装置和/或方法，实施方式的技术思想并不将构成部件的材质、形状、构造、配置等特定于下述的情况。
[0018]各功能块能够由硬件和计算机软件中的任一个或者两者的组合来实现。因此，为了明确各功能块是这些中的任何一种，下面大致从这些功能的角度进行说明。本领域技术人员在每个具体的实施方式中能够通过各种方法来实现这些功能，但任何的实现方法都包含于实施方式的范围内。另外，各功能块不必一定如下面的例子那样加以区别。例如，一部分功能也可以通过有别与例示功能块的功能块来执行。而且，例示的功能块也可以分割为更小的子(sub)功能块。实施方式并不受由哪个功能块来特定的限定。
[0019](第I实施方式)
[0020]图1是第I实施方式涉及的存储器(半导体存储装置)10的框图。如图1所示，存储器10包含存储器单元阵列1、行解码器2、数据电路.页缓冲(page buffer) 3、列解码器
4、控制电路5、输入输出电路6、地址.指令寄存器7、电压发生电路8和磁芯驱动器9等要素。
[0021]存储器10包含多个存储器单元阵列(例示2个存储器单元阵列)1。存储器单元阵列I有时被称作平面(plain)。存储器单元阵列I包含多个物理块(block)。各物理块包含多个存储器单元、字线WL、位线BL、源线SL等。
[0022]相对于每个存储器单元阵列I设置一个行解码器2、数据电路?页缓冲3和列解码器4的组。行解码器2从地址.指令寄存器7接受块地址信号等，另外从磁芯驱动器9接受字线控制信号和/或选择栅线控制信号。行解码器2基于接受的块地址信号、字线控制信号以及选择栅线控制信号来选择物理块、字线等。
[0023]数据电路.页缓冲3临时保持从存储器单元阵列I读出的数据，另外从存储器10的外部接受写入数据，并将接受的数据写入到所选择的存储器单元。数据电路.页缓冲3包含读出放大器3a。读出放大器3a包含与多条位线BL分别连接的多个读出放大器单元,经由位线读出存储器单元阵列I内的存储器单元的数据，并经由位线检测出存储器单元的状态。存储器10能够在I个存储器单元中保持2位以上的数据。因此，数据电路.页缓冲3包含例如3个数据缓存(date cache) 3b。第I数据缓存3b保持下级(lower)页数据和上级(upper)页数据中的一方，第2数据缓存3b保持下级页数据和上级页数据中的另一方。下级页数据包括关联的多个存储器单元的各2位数据中的下级位的组。上级页数据包括关联的多个存储器单元的各2位数据中的上级位的组。第3数据缓存3b保持例如基于检验读出的结果而再次写入存储器单元的临时数据。
[0024]列解码器4从地址.指令寄存器7接受列地址信号，对接受的列地址信号进行解码。基于列解码器4解码后的地址信号，对数据电路.页缓冲3的数据的输入输出进行控制。
[0025]控制电路5从地址.指令寄存器7接受指示读出、写入、删除等指令。控制电路5根据基于指令的预定时序对电压发生电路8以及磁芯驱动器9进行控制。电压发生电路8根据控制电路5的指示，发生各种电压。磁芯驱动器9根据控制电路5的指示，为了控制字线WL以及位线BL而对行解码器2以及数据电路?页缓冲3进行控制。输入输出电路6对从存储器10的外部输入指令、地址、数据或者存储器10向外部输出指令、地址、数据进行控制。
[0026]存储器单元阵列I具有图2所示的要素以及连接。图2是第I实施方式涉及的存储器单元阵列的一部分(2个物理块MB)的电路图。如图2所示，存储器单元阵列I具有多条位线BL、源(单元源)线SL和多个物理块MB。在各物理块MB中，在I条位线BL上连接有i+1个字符串STR。
[0027]I个字符串STR具有串联连接的n+1个(η为例如15)存储器单元晶体管MTrO?MTrl5、源侧选择栅晶体管SSTr以及漏侧选择栅晶体管SDTr。在末尾带有数字的附图标记(例如单元晶体管MTr)无需相互区别的情况下，使用将末尾的数字省略了的记载，该记载指的是所有的带数字的附图标记。
[0028]在各字符串STR中，晶体管SSTr的漏连接于单元晶体管MTrO的源。晶体管SDTr的源连接于单元晶体管MTrl5的漏。晶体管SSTr的源连接于源线SL。晶体管SDTr的漏连接相于对应的I条位线BL。
[0029]沿字线WL的延伸的方向并排的多个字符串构成字符串组STRG。例如，沿字线WL的延伸的方向并排且分别连接于所有位线BL的所有多个字符串STR构成I个字符串组STRG。在各字符串组STRG中，其多个字符串STR的各自的单元晶体管MTrO的各自的栅共同连接于字线WL0。同样地，在各字符串组STRG中，其多个字符串STR的各自的单元晶体管MTrX的各自的栅共同连接于字线WLX。
[0030]在各字符串组STRG中，其多个字符串STR的各自的晶体管SDTr的各自的栅共同连接于漏侧选择栅线S⑶L。选择栅线S⑶LO?S⑶Li分别为字符串组STRGO?字符串组STRGi之用而设置。
[0031]在各字符串组STRG，其多个字符串STR的各自的晶体管SSTr的各自的栅被公共连接于源侧选择栅线SGSL。源侧选择栅线SGSLO?SGSLi分别为字符串组STRGO?字符串组STRGi之用而设置。
[0032]对于存储器单元阵列I的构造，例如，已记载于题为“三维层叠非易失性半导体存储器”的2009年3月19日提出的美国专利申请12 / 407，403号说明书。另外，记载于题为“三维层叠非易失性半导体存储器”的2009年3月18日提出的美国专利申请12 / 406，524号说明书、题为“非易失性半导体存储装置及其制造方法”的2010年3月25日提出的美国专利申请12 / 679，991号说明书和题为“半导体存储器及其制造方法”的2009年3月23日提出的美国专利申请12 / 532，030号说明书。所有这些专利申请在本申请说明书中通过参照而援引。
[0033]与I个字符串组STRG中的多个字符串STR的同I条字线WL连接的多个单元晶体管MTr构成物理单元。I个物理单元的存储空间构成I个或者多个页。I个页也可以由物理单元中的一部分单元晶体管MTr的存储空间构成。数据被以页为单位读出。写入可以按每个页进行，也可以按每个物理单元进行。
[0034]在各物理块MB中，不同字符串STR中的相同编号的字线WL相互连接。S卩，例如，I个物理块MB中的所有字符串的字线WLO相互连接、字线WLX相互连接。
[0035]为了访问单元晶体管MTr，而选择I个物理块MB并选择I个字符串组STRG。为了选择物理块MB，仅向由物理块地址信号特定了的物理块MB供给用于选择物理块MB的信号。通过该物理块选择信号，在选择物理块MB中字线WL、选择栅线SGSL、S⑶L与驱动器相连接。
[0036]进而，为了选择I个字符串组STRG，仅在选择字符串组STRG中选择晶体管SSTr、SDTr才接受选择用的电压。在非选择字符串组STRG中，选择晶体管SSTr、SDTr接受非选择用的电压。选择用电压依存于读出、写入等工作。同样地，非选择用电压也依存于读出、与入等工作。
[0037]图3是第I实施方式所涉及的半导体存储装置的一部分的电路图。更具体地说，图3是图1的磁芯驱动器9、数据电路.页缓冲3的各自的一部分的电路图，表示与I条位线BL有关的读出放大器单元、锁存器以及关联的要素。如上所述，在位线BL上连接有多个字符串STR。而且，在读出期间，按每条位线BL，连接于该位线BL的多个字符串STR中的I个作为选择字符串STR来工作，其余的作为非选择字符串STR来工作。
[0038]如图3所示，位线BL经由串联连接的η型MOSFET QNUQN2与节点SCOM连接。晶体管QN1、QN2在栅从磁芯驱动器9分别接受信号BLS、BLC。信号BLS、BLC用于连接位线BL与读出放大器3a而设为高电平。
[0039]节点SCOM经由η型MOSFET QN4与节点SRCGND连接。晶体管QN4在栅从磁芯驱动器9接受信号INV_S。节点SRCGND具有接地(共用)电位VSS。信号INV_S为了控制后述的数据锁存(数据缓存3b的一部分)并控制被写入单元晶体管MTr的数据，而接通或者切断。
[0040]节点SCOM还经由串联连接的η型MOSFET QN5、p型MOSFET QPl与电源节点(电源VDD的节点)连接。晶体管QN5、QPl在栅从磁芯驱动器9分别接受信号BLX、INV_S。信号BLX在读出期间为高电平。
[0041 ] 节点SCOM还经由η型MOSFET QN7与节点SEN连接。读出位线BL上的电位的结果在节点SEN上出现。晶体管QN7在栅从磁芯驱动器9接受信号XXL。信号XXL在从位线BL开始预充电到选通开始为止的期间，为了连接节点SCOM与节点SEN以对位线BL进行预充电，而设为高电平。选通指的是将读出的结果(节点SEN上的电位)获取到锁存器(缓存3b)的工作。
[0042]节点SEN经由η型MOSFET QN8与节点SSRC连接。节点SSRC连接于晶体管QN5与QPl之间。晶体管QN8在栅从磁芯驱动器9接受信号HLL。信号HLL在从位线BL开始预充电到读出开始的期间，为了连接节点SSRC与节点SEN以对位线BL进行预充电，而设为高电平。
[0043]节点SEN还经由电容器Csen接受信号SACLK。从SACLK驱动器11供给信号SACLK。SACLK驱动器11包含于磁芯驱动器9。节点SEN还经由η型MOSFET QNll与节点LBUS连接。晶体管QNll在栅从磁芯驱动器9接受信号BLQ。信号BLQ在读出(读出工作)期间设为低电平，将节点SEN与节点LBUS分离开。
[0044]节点SEN还经由串联连接的η型MOSFET QN13.QN14而接地。晶体管QN13在栅从磁芯驱动器9接受信号LSL。信号LSL用在对后述的多个数据锁存器中的对数据相互的逻辑运算的控制中。晶体管QN14在栅与节点LBUS连接。
[0045]节点LBUS还经由串联连接的η型MOSFET QN16、QNl7而接地。晶体管QN16在栅从磁芯驱动器9接受信号STB。信号STB为了触发选通而设为高电平。晶体管QN17在栅与节点SEN连接。
[0046]节点LBUS还经由P型MOSFET QP3与电源节点连接。晶体管QP3在栅从磁芯驱动器9接受信号LPCn。晶体管QP3用于对节点LBUS预充电，伴随着读出(读出)的开始而导通。节点LBUS还经由η型MOSFET QN19与数据总线DBUS连接。数据总线DBUS对应于图1的数据电路?页缓冲3与输入输出电路6之间的要素。晶体管QN19在栅从磁芯驱动器9接受信号DSW。信号DSW在读出后将节点LBUS上的数据向数据总线DBUS传送时设为高电平。
[0047]晶体管QN1、QN2、QN4、QN5、QN7、QN8、QN11、QN13、QN14、QN16、QN17、QN19、QP1、QP3
和电容器CSEN包含于图1的读出放大器3a。
[0048]节点LBUS与锁存器SDL、LDL、UDL连接。锁存器SDL、LDL、UDL构成数据缓存3b的一部分。锁存器SDL包含串联连接于电源节点与接地节点(接地电位的节点)之间的P型MOSFET QP21、QP22和η型MOSFET QN21。另外，锁存器SDL包含串联连接于电源节点与接地节点之间的P型MOSFET QP23、QP24和η型MOSFET QN22。晶体管QP21、QP23在栅从磁芯驱动器9分别接受信号SLL、SLI。晶体管QP24、QN22的各栅相互连接而构成节点LAT_S，该节点LAT_S经由η型MOSFET QN23与节点LBUS连接。晶体管QN23在栅从磁芯驱动器9接受信号STL。晶体管QP22、QN21的各自的栅相互连接而构成节点INV_S，该节点INV_S经由η型MOSFET QN24与节点LBUS连接。晶体管QN24在栅从磁芯驱动器9接受信号STI。信号SLL、SL1、STL、STI，为了使锁存器SDL按将节点LBUS上的数据获取到锁存SDL、或者将锁存SDL中的数据向节点LBUS传送的方式工作，而设为高或者低电平。
[0049]锁器LDL包含串联连接于电源节点与接地节点之间的P型MOSFET QP31、QP32和η型MOSFET QN31。另外，锁存LDL包含串联连接于电源节点与接地节点之间的ρ型MOSFETQP33、QP34和η型MOSFET QN32。晶体管QP31、QP33在栅从磁芯驱动器9分别接受信号LLL、LLI。晶体管QP34、QN32的各栅相互连接而构成节点LAT_L，该节点LAT_L经由η型MOSFET QN33与节点LBUS连接。晶体管QN33在栅从磁芯驱动器9接受信号LTL。晶体管QP32、QN31的各栅相互连接而构成节点INV_L，该节点INV_L经由η型MOSFET QN34与节点LBUS连接。晶体管QN34在栅从磁芯驱动器9接受信号LTI。信号LLL、LL1、LTL、LTI，为了使锁存器LDL按将节点LBUS上的数据获取到锁存LDL、或者将锁存LDL中的数据向节点LBUS传送的方式工作，而设为高或者低电平。
[0050]锁存器UDL包含串联连接于电源节点与接地节点之间的ρ型MOSFET QP41、QP42和η型MOSFET QN41。另外，锁存UDL包含串联连接于电源节点与接地节点之间的ρ型MOSFETQP43、QP44和η型MOSFET QN42。晶体管QP41、QP43在栅从磁芯驱动器9分别接受信号ULL、ULI。晶体管QP44、QN42的各栅相互连接而构成节点LAT_U，该节点LAT_U经由η型MOSFET QN43与节点LBUS连接。晶体管QN43在栅从磁芯驱动器9接受信号UTL。晶体管QP42、QN41的各栅相互连接而构成节点INV_U，该节点INV_U经由η型MOSFET QN44与节点LBUS连接。晶体管QN44在栅从磁芯驱动器9接受信号UTI。信号ULL、UL1、UTL、UTI，为了使锁存器UDL以将节点LBUS上的数据获取到锁存UDL、或者将锁存UDL中的数据传送到节点LBUS的方式工作，而设为高或者低电平。
[0051]如上所述在I条位线BL与共用源线SL之间连接有多个字符串STR。包含存储器10在内一般为了增加存储器的容量，而增加I个字符串中的单元晶体管的数量。单元晶体管数量增加的结果，在读出对象的单元晶体管中流动的导通电流减小。另外，漏电流从位线经由寄生要素而流动。该寄生漏电流被加到读出对象的单元晶体管的截止电流上。导通电流的减小与截止电流的增加导致导通电流与截止电流的比减小。
[0052]另外，设为在单元晶体管中流动的导通电流的最差值为21nA，截止电流的最差值为7nA。这与下述情况相对应:在例如按2位/单元进行的存储中将2位的各值的各组合称为Er、A、B、C电平的情况下，在使用B电平判定用的阈值来读下页时A电平的单元中流动的最小电流(处于阈值分布的上摆的单元中流动的电流)为21nA，处于B电平的单元中流动的最大电流(处于阈值分布的下摆的单元中流动的电流)为7nA。若从读出放大器观察则导通截止电流比为21nA:7nA = 3:1。若从读出放大器观察，则不论在选择字符串STR使导通电流流动的情况下还是使截止电流流动的情况下，非选择字符串STRN的寄生漏电流都流动，所以如果例如寄生漏电流为7nA,则从读出放大器观察到的导通截止电流比变为(21nA+7nA):(7nA+7nA) = 2:1。S卩，由于寄生漏电流，导通截止电流比从3:1恶化为2:1，读出的范围减小。例如在通常的NAND型闪存(是NAND型闪存但不是后述的3维存储器)中，在通过根据从电路上的性能偏差(定时偏差、检测电路的阈值偏差)确定的当前读出放大器中必需的导通截止电流比为2:1左右。因此，下降了的导通截止电流比2:1与误读出相关联可能性高。到此为止，由截止电流所引起的影响比较小，即使不应对也不会产生读出时间的大幅的增大和/或无法读出那样的重大问题。
[0053]但是，在具有美国专利申请12 / 407，403号、12 / 406，524号、12 / 679，991号、12 / 532，030号说明书所记载那样的3维构造的存储器(称为3维存储器)中，单元晶体管的导通电流比非3维构造的NAND型闪存(称为平面存储器)中的小。另外，包含存储器10在内，在在I条位线BL与源线SL之间连接有多个字符串STR的存储器中在，在读出时选择I个字符串，非选择字符串有助于从位线流出的寄生漏电流的增大。因此，在这样的存储器中，读出对象的单元晶体管的截止电流比平面存储器的大。通过上述内容，在在I条位线上连接有多个字符串的存储器中，导通/截止电流比小于平面存储器的，读出更困难。根据情况，有时也无法读出。即，由导通/截止电流比的下降所引起的影响变得显著，或者更明显。
[0054]图3示出选择字符串STR，并且代表性地表示I个非选择字符串STRN。导通电流或者截止电流从位线BL流到选择字符串STR。另外，如上所述，漏电流(寄生切断电流)从位线BL流到在非选择字符串STRN。图3也示出这些电流。
[0055]相对于上述那样的选择字符串STR中的导通截止电流比的下降，存储器10如下所述那样构成。参照图3、图4进行说明。图4是第I实施方式涉及的存储器读出时的一部分节点的电位的定时图，是与图3的电路有关的定时图。下面的说明中的各电位的具体值只不过是个例子，不必限定于这些值。
[0056]如图4所示，在时刻tl，开始位线BL以及节点SEN的预充电。因此，信号(节点)BLS、BLC、BLX、XXL、HLL设为下面的电位。信号BLS例如设为7V。信号BLC例如设为0.5V与晶体管QN2的阈值电压(Vt)的和。信号BLX例如设为0.75V与晶体管QN5的阈值电压(Vt)的和。信号XXL例如设为1.0V与晶体管QN7的阈值电压(Vt)的和。信号HLL例如设为4V。信号SRCGND、BLQ在读出期间，维持为低电平(接地电位VSS)。通过以上的电位，在时刻tl，位线BL、节点SEN被预充电为预定的电位(分别例如为0.5V、2.5V)。另外，信号STB维持为低电平直到后述的时刻t5。因此，节点LBUS的电位向与节点SEN相同的电位预充电，直到信号STB向高电平变化为止。信号SACLK在时刻tl的时刻也维持在电位VSS。
[0057]在时刻t2，信号HLL为低电平而将晶体管QN8截止，由此节点SEN的预充电结束。其结果，节点SEN的电位以与在与位线BL相关联的单元晶体管中流动的电流的大小相应的斜度减小。即，若与位线BL相关联的单元晶体管保持数据“0”，则在单元晶体管中流动的电流小，所以节点SEN的电位缓慢减小；若与位线BL相关联的单元保持数据“1”，则在单元晶体管中流动的电流大，所以节点SEN的电位快速减小。在图4中，节点SEN的电位通过实线描绘读出数据“O”的情况，通过虚线描绘读出数据“ I”的情况。
[0058]另外，在时刻t2信号SACLK的电位上升Λ VI，维持上升后的状态直至时刻Τ3。伴随着信号SACLK的上升，在时刻t2，节点SEN的电位也上升。该节点SEN的上升是为了将节点SEN的电位的下降限制到特定的值为止而进行的。即，特别是在保持数据“I”时节点SEN的电位无法充分减小、被夹紧限制为特定的值，这使在保持数据“O”时和保持数据“ I”时的读出的范围减小。为了避免该情况，而抬升节点SEN的电位。
[0059]节点SEN的电位的降低即读出持续到时刻t3。另外，在时刻t3信号SACLK为电位VSS，由此节点SEN的电位失去由信号SACLK所抬升了的量而降低。进而，在时刻t3，信号XXL为低电平而将晶体管QN7截止，由此节点SEN与位线BL断开。
[0060]在时刻t4，信号SACLK的电位上升Λ SACLK。信号SACLK的电位上升至少在后述的信号STB上升之前进行。在读出对象的单元晶体管MTr导通时寄生漏电流与在其中流动的导通电流相加，在截止时也与在其中流动的截止电流相加，该信号SACLK的电位上升就是基于此的。即，由于寄生漏电流，读出中的节点SEN的电位下降，所以该下降由信号SACLK的上升来补偿。通过该校正，导通/截止电流比能够达成无寄生漏电流时的值、即在上述的例子中为3:1。上升量Λ SACLK是以读出的结束时刻(t3)时的信号SACLK的电位为基准而确定的。
[0061]上升量ASACLK设为与由寄生漏电流所引起的节点SEN的电位的下降的量例如相等。以下示出具体例。寄生漏电流I —off leak使节点SEN的电位下降。下降的量为AVSEN=I—off IeakX t — sen / Csen0 t — sen 为读出的时间，与时刻 t3 —时刻 t2之间的时间相等。Csen为电容器Csen的容量。因此，节点SEN从时刻t4开始上升了下降量AVSEN的量。即寄生截止电流的量变换为电压值，通过变换后的电压值来校正节点SEN的电位。例如，若设为 I — offleak = 7nA、t — sen = 2 μ S、Csen = 20fF,贝U Δ VSEN =Δ SACLK = 0.7V。通过该ASACLK的上升，节点SEN也上升了 Λ SACLK(=寄生截止电流的电压变换值)。即，节点SEN也通过读出的结束时刻(t3)时的电位而上升了 ASACLK。
[0062]接下来，在时刻t5，信号STB在一定期间内为高电平。在该时刻，节点SACLK的电位维持为上升了的状态。由于信号STB迁移到高电平，节点LBUS的电位与节点SEN的电位相应地，从预充电的状态的电位开始下降。例如，在读出对象的单元晶体管MTr保持数据“I”的情况下，节点LBUS如虚线所示大致维持高电平。另一方面，在读出对象的单元晶体管MTr保持数据“O”的情况下，节点LBUS如实线所示下降到电位VSS。这样，向节点LBUS传送与由读出对象的单元晶体管MTr所保持的数据相应的电位，最终作为数据被获取到锁存器(锁存器SDL、LDL、UDL等)。
[0063]接下来，在时刻t6，使信号XXL、HLL返回到高电平。通过该迁移到高电平的动作，节点SEN返回到预充电状态。
[0064]信号SACLK如上所述，至少在(通过信号STB向高电平的迁移而触发)选通之前上升。然后，可以维持、也可以不维持上升状态。在图4中，作为例子，维持上升了的状态直到时刻t6后的t7。
[0065]ASACLK的上升也可以在时刻t2进行。图5示出了那样的例子，是第I实施方式涉及的存储器的读出时的一部分节点的电位的另外的例子的定时图。如图5所示，在时刻t2，信号SACLK的电位上升Λ V2，并维持上升了的状态直至时刻T3。Λ V2至少具有在AVl上加上了 Λ SACLK的大小。伴随着信号SACLK的上升，在时刻t2节点SEN的电位也上升，然后，与被保持于单元的数据相应而下降到基于位线BL所蓄积的电位的大小。在时刻t3，信号SACLK的电位下降到VSS，该状态至少维持到信号STB迁移到高电平为止。在图5中，信号SACLK的电位维持到时刻t7。该节点SEN以后的各种情况下的电位比信号SACLK未上升Λ SACLK时的各种情况下的电位大ASACLK。而且，该状态由对信号SACLK附加ASACLK而引起，至少要持续到选通开始。由此，与图4的例子同样，在选通开始的时刻，节点SEN的电位比未对信号SACLK附加ASACLK的情况下的电位大ASACLK。
[0066]到此为止的说明涉及所谓的ABL (all bit line，全位线)检测方式。在ABL方式中，在每条位线上都设有图3那样的读出放大器(读出放大器单元)。本实施方式并不限定于ABL方式，也能够适用于例如在每2条位线上设有I个读出放大器单元的方式。在这样的方式中，位线被分组为第偶数条与第奇数条，相邻的I对位线共有I个读出放大器单元。为了读出第偶数个位线组的数据，第偶数个位线组连接于读出放大器单元，第奇数个位线组连接于接地电位。另一方面，为了读出第奇数个位线组的数据，第奇数个位线组连接于读出放大器单元，第偶数个位线组连接于接地电位。图6示出了这样的在每2条位线上设置I读出放大器的方式的例子，示出了第I实施方式涉及的半导体存储装置的另外的例子的一部分的电路图，示出了 I对位线、由这些位线共有的读出放大器单元、锁存器以及相关联的要素。
[0067]如图6所示，第奇数条位线BLe经由η型MOSFET HNle而连接于节点BLCRL，另外经由η型MOSFET HN2e而连接于节点SABL。另外，第偶数条位线BLo经由η型MOSFET HNlo而连接于节点BLCRL，另外经由η型MOSFET ΗΝ2ο而连接于节点SABL。晶体管HNle、HN2e、HNlo, HN2o分别在栅从磁芯驱动器9接受信号BIASe、BLSe, BIASo, BLSo。在读出位线BLe的数据时，晶体管HN2e、HNlo导通，晶体管HNle、HN2o维持截止。节点BLCRL为电位VSS。其结果，位线BLe连接于节点SABL，位线BLo固定于电位VSS。另一方面，在读出位线BLo的数据时，位线BLo连接于节点SABL，位线BLe固定于电位VSS。
[0068]节点SABL经由η型MOSFET NMOSlO与临时.数据缓存(TDC) 434 (节点TDC)连接。晶体管NMOSlO在栅从磁芯驱动器9接受信号BLCLAMP。节点TDC还经由η型MOSFETNMOSll与节点VPRE连接。晶体管NMOSll在栅从磁芯驱动器9接受信号BLPRE。节点TDC还分别经由η型M0SFET12 (12-1?12-3)与动态?数据?缓存(DDC)433 (433-1?433-3)连接。节点TDC还分别经由η型MOSFET NM0S13.NM0S19与主?数据缓存(PDC) 430、副?数据缓存(SDC) 431连接。副.数据缓存431分别经由η型MOSFET NM0S20、NM0S21与信号线1n、1连接。晶体管NM0S12、NM0S13、NM0S19，为了控制向对应的缓存输入数据以及来自缓存输出数据，基于来自磁芯驱动器9的信号而被导通或者截止。
[0069]图7是第I实施方式涉及的存储器读出时的一部分节点的电位的另外的例子的定时图，是与图6的电路有关的定时图。图7示出了从位线BLe进行读出的例子。另外，在图7中省略了，但与图7的电位变动并行地进行从位线BLe进行读出所必需的控制。在该控制包含例如对晶体管HN2e、HNlo、HNle、HN2o的控制、将节点BLCRL固定于电位VSS和将与由读出对象的单元所保持的数据相应的电位向位线BLe传送等。
[0070]如图7所示，在时刻tlO?tll，读出放大器(单元)3a对位线BLe进行预充电。具体地说，节点VPRE设为电位VDD，并且晶体管NMOSl I导通而节点TDC被预充电到电压VDD。
[0071]在时刻tl2，向节点BLCLAMP附加位线预充电用电压Vclamp。电压Vclamp例如为0.5V+Vtl。电压Vtl为晶体管NM0S10的阈值电压。或者，电压Vclamp的第I项的值(附加于电压Vtl的值)为0.3?0.4V。在该阶段中如上所述，位线BLe电连接于晶体管NM0S10，通过附加电压Vclamp,从时刻tl3开始对位线BLe进行预充电。
[0072]在时刻tl4，信号BLCLAMP的电压设为0V，位线BLe设为电浮动的状态。然后，通过选择栅线SGSL的控制等，与读出对象的单元的保持数据相应地，从时刻tl6开始位线BLe的电位持续下降。
[0073]在时刻tl7?tl8，在信号VPRE为VSS的状态下，信号BLPRE设为Vsg，由此节点TDC被预充电到VDD。
[0074]在时刻tl9?t20，向节点BLCLAMP附加读出用电压VSEN。电压Vsen比电压Vclamp低。进而，电压Vsen与Vclamp的差，根据实施方式变得更大。即，即使不基于实施方式，在每2条位线I读出放大器的方式中，电压Vsen也比电压Vclamp低，例如为电压Vclamp中的比第I项的值(例如在上述的例子中为0.5V)低的值(例如0.3V)与阈值电压Vtl的和。在实施方式所涉及的读出放大器3a中，电压Vsen的第I项的值比不基于实施方式的例子中的值(例如0.3V)低，例如为0.2V。即，实施方式所涉及的读出放大器3a中的Vsen例如为0.2V+Vtl。Vsen的第I项的值例如小于Vclamp的第I项的值的一半，例如为0.15?0.2V。确定电压Vclamp的第I项的值与电压VSEN的第I项的值的差AV以减小或者消除由寄生漏电流I — offleak所引起的对节点TDC的影响。
[0075]附加电压VSEN的结果是，如果选择位线BLe的电压比Vsen-Vtl高，则晶体管NM0S10保持截止，在节点TDC保持VDD。另一方面，如果选择位线BLe的电位比Vsen-Vtl低，则晶体管NM0S10导通，节点TDC放电而大致与位线BLe的电位相等。
[0076]然后，副?数据缓存SDC获取所读出的数据即节点TDC上的电位。
[0077]信号SACLK的上升也可以通过存储器控制器来进行。即，存储器10例如由外部的存储器控制器来控制。而且，例如存储器控制器向SACLK驱动器11供给表示上升量Δ SACLK的信号。SACLK驱动器11输出在信号SACLK的大小的初始值上加上所指示的上升量ASACLK的大小所得的信号SACLK。
[0078]如以上所说明的，根据第I实施方式的半导体存储装置，在选通的时刻，节点SEN的电压通过信号SACLK的电位上升而上升以补偿由寄生漏电流引起的节点SEN的电位下降。因此，能够避免选通时节点SEN电压非优选下降、并抑制导通截止电流比下降。这能够实现读出范围提高且可执行更正确的读出的半导体存储装置。特别是，实施方式若适用于寄生漏电流的影响大的3维存储器，则能够较大地有助于提高读出精度。
[0079](第2实施方式)
[0080]寄生截止电流一般都具有温度依存性。因此，第2实施方式基于温度信息对信号SACLK的上升量Λ SACLK进行调整。
[0081]图8是第2实施方式涉及的半导体存储装置的一部分的电路图。具体地说，图8是图1的磁芯驱动器9、数据电路.页缓冲3和控制电路5的各自一部分的电路图，更具体地说，为图2的节点SEN及其周边和与信号SACLK的生成有关的要素的电路图。节点SEN以及与节点SEN连接的要素与图3 (第I实施方式)相同，另外其他的要素与图3相同。
[0082]如图8所示，控制电路5包含温度传感器51以及SACLK高度确定部52。温度传感器51检测其周围的温度，将与检测到的温度的值有关的温度信息T供给到SACLK高度确定部52。SACLK高度确定部52将温度信息T映射到电压信息VSACLK。电压信息VSACLK表示信号SACLK的上升量Λ SACLK，其与由温度传感器51检测到的温度相应地确定。S卩，首先，预先取得与由温度传感器51检测的温度相应且基于寄生截止电流的节点SEN的下降量Λ VSEN的各种值。接下来，通过例如实验或者模拟而分度出与各值AVSEN相应且缓和或者消除了减小的大小的上升量ASACLK。确定用于特定ASACLK的大小的电压信息VSACLK。而且，基于温度信息T和相对应的电压信息VSACLK的组的集合，通过SACLK高度确定部52分度出基于所接受的温度信息T的电压信息VSACLK。由该SACLK高度确定部52所进行的变换基于例如预先准备的变换表53来进行。作为为此的例子之一，在ROM熔丝(fuse)区域54储存有变换表。作为存储器10的一部分而准备了 ROM熔丝区域54。SACLK高度确定部52，若在例如存储器10起动时，从ROM熔丝区域54读出变换表53、接受温度信息T，则参照变换表而将温度信息T变换为电压信息VSACLK。
[0083]SACLK高度确定部52将电压信息VSACLK供给到SACLK驱动器11。SACLK驱动器11输出包含由电压信息指定的大小的ASACLK的信号SACLK。
[0084]第2实施方式也能够适用于第I实施方式的图5、图6、图7的例子。
[0085]如以上所说明的那样，根据第2实施方式，与第I实施方式同样，在选通的时刻节点SEN的电压通过信号SACLK的电位上升而上升以补偿由寄生漏电流所引起的节点SEN的电位下降。因此，可得到与第I实施方式相同的优点。另外，根据第2实施方式，上升量Δ SACLK具有温度依存性。节点SEN的电位具有温度依存性，所以使由寄生截止电流引起的节点SEN的电位下降也具有温度依存性，能够更高精度地补偿节点SEN的电位下降。由此，能够实现能够以更高的精度执行读出的半导体存储装置。
[0086]另外，各实施方式并不限定于上述的说明，在实施阶段在不脱离其要旨的范围内能够进行各种变形。进而，在上述实施方式中包含各种阶段，能够通过所公开的多个构成要件中的适当的组合提取各种实施方式。例如，即使从上述各实施方式所示的所有构成要件中删除几个构成要件，也能够得到删除了该构成要件后的结构以作为实施方式。
【权利要求】
1.一种半导体存储装置，其特征在于，具备: 位线，其与存储器单元连接； 第I节点，其具有与所述位线上的电位的读出结果相应的电位；和 第2节点，其传送所述第I节点上的电位且与锁存电路相连接； 在所述第I节点上的电位开始向所述第2节点传送的时刻，所述第I节点的电位比所述读出的结束时刻升高了。
2.根据权利要求1所记载的半导体存储装置，其特征在于: 在所述读出期间，所述第I节点与所述位线电连接； 在所述读出的所述结束时刻，所述第I节点从所述位线断开。
3.根据权利要求2所记载的半导体存储装置，其特征在于: 在所述第I节点上的电位开始向所述第2节点传送的时刻，所述第I节点的电位比所述读出的所述结束时刻升高了第I值； 所述第I值依存于经由与所述位线连接的非读出对象的要素从所述位线流出的漏电流的大小。
4.根据权利要求3所记载的半导体存储装置，其特征在于: 所述第I值还依存于所述半导体存储装置内部的温度。
5.根据权利要求4所记载的半导体存储装置，其特征在于: 还具备基于所述半导体存储装置内部的温度来确定所述第I值并将所述确定出的第I值附加于所述第I节点的电路。
【文档编号】G11C16/06GK104376871SQ201410039093
【公开日】2015年2月25日 申请日期:2014年1月27日 优先权日:2013年8月13日
【发明者】前岛洋 申请人:株式会社东芝