半导体装置和信息读取方法

半导体装置和信息读取方法
【专利摘要】本发明提供了半导体装置和信息读取方法。所述半导体装置包括：记忆元件，其被构造成能够采取彼此可区别开的多个电阻状态；偏置施加部，其被构造用来在偏置施加周期内向所述记忆元件施加偏置信号；以及判定部，其被构造用来基于检出信号而判定所述记忆元件的电阻状态，其中所述检出信号是在被施加了所述偏置信号的所述记忆元件中生成的。当由所述判定部判定的所述电阻状态是所述多个电阻状态之中预定的一个电阻状态时，所述偏置施加部根据所述记忆元件的电阻值来设定所述偏置施加周期的长度。本发明的半导体装置和信息读取方法能使读取干扰难以发生。
【专利说明】半导体装置和信息读取方法
【技术领域】
[0001]本发明涉及半导体装置和从该半导体装置读取信息的方法，该半导体装置包括记忆元件，该记忆元件被构造成通过利用电阻值发生变化的特性来存储信息。
【背景技术】
[0002]在诸如计算机等信息设备中，高密度且高速运行的DRAM (Dynamic Random AccessMemory，动态随机存取存储器)被广泛用作随机存取存储器。然而，由于与在电子设备中所使用的普通的逻辑电路LSI (Large Scale Integrated Circuit,大规模集成电路)和信号处理相比较而言，DRAM的制造工艺复杂，所以制造成本增加了。此外，DRAM是易失性存储器:当关闭其电源时信息会丢失，并且其必须频繁地执行刷新操作，即把所写入的信息(数据)读出、再次放大以及再次重写的操作。
[0003]另一方面，就目前来说，经常使用非易失性存储器:即使当关闭其电源时，信息也不会丢失。由于这样的非易失性存储器免于执行刷新操作，所以预期电力消耗会降低。虽然开发了各种类型的记忆元件以作为在这样的非易失性存储器中所使用的记忆元件，但是作为它们中的一者，存在有一种所谓的可变电阻式记忆元件，该可变电阻式记忆元件利用其电阻值发生变化的特性来存储信息(例如，参照K.Aratani，K.0hba, T.Mizuguchi,
S.Yasuda,T.Shiimoto,T.Tsushima,T.Sone,K.Endo,A.Kouchiyama,S.Sasaki,A.Maesaka,N.Yamada, and H.Narisawa, “A Novel Resistance Memory with High Scalability andNanosecond Switching(具有高可扩展性和纳秒开关的新型电阻式存储器)”，TechnicalDigest IEDM2007，783—786)。
[0004]人们提出了各种方法作为用于读出记忆在这样的可变电阻式记忆元件中的信息的方法。例如，未经审查的日本专利申请公开N0.2003— 323791公开了一种信息储存单元，其中，通过向记忆元件施加偏置电压且检出利用该偏置电压而生成的在该记忆元件中流动的电流来读出信息。

【发明内容】

[0005]通常,在非易失性存储器中可能会发生所谓的读取干扰(read disturb)(其中，由于读取操作，记忆元件中的记忆状态被反转，或者变得难以重写信息)。目前所期望的是其中难以发生这样的读取干扰的非易失性存储器。
[0006]本发明期望提供使读取干扰难以发生的半导体装置和信息读取方法。
[0007]本发明的一个实施例提供了一种半导体装置，其包括:记忆元件，它被构造成能够采取彼此可区别开的多个电阻状态；偏置施加部，它被构造用来在偏置施加周期内向所述记忆元件施加偏置信号；以及判定部，它被构造用来基于检出信号而判定所述记忆元件的电阻状态，所述检出信号是在被施加了所述偏置信号的所述记忆元件中生成的。当由所述判定部判定的所述电阻状态是所述多个电阻状态之中预定的一个电阻状态时，所述偏置施加部根据所述记忆元件的电阻值来设定所述偏置施加周期的长度。[0008]本发明的一个实施例提供了一种信息读取方法，其包括:在偏置施加周期内向记忆元件施加偏置信号，所述记忆元件被构造成能够采取彼此可区别开的多个电阻状态；基于检出信号来判定所述记忆元件的电阻状态，所述检出信号是在被施加了所述偏置信号的所述记忆元件中生成的；当所判定的所述电阻状态是所述多个电阻状态之中预定的一个电阻状态时，根据所述记忆元件的电阻值来设定所述偏置施加周期的长度。
[0009]在本发明的上述各实施例的半导体装置和信息读取方法中，所述偏置信号是在所述偏置施加周期内被施加给所述记忆元件的，所述检出信号是在所述记忆元件中生成的，并且所述记忆元件的所述电阻状态是基于所述检出信号而被判定的。在上述情况下，当所判定的所述电阻状态是所述多个电阻状态之中预定的一个电阻状态时，根据所述记忆元件的所述电阻值来设定所述偏置施加周期的长度。
[0010]在本发明的上述各实施例的半导体装置和信息读取方法中，由于当所判定的状态是所述多个电阻状态之中预定的一个电阻状态时，根据所述记忆元件的所述电阻值来设定所述偏置施加周期的长度，所以能够使读取干扰难以发生。
[0011]应当理解的是，前面的一般说明和下面的详细说明是示例性的，并且旨在提供对本发明要求保护的技术的进一步解释。
【专利附图】

【附图说明】
[0012]这里所包括的附图提供了对本发明的进一步理解，这些附图被并入本说明书中且构成本说明书的一部分。附图图示了实施例，并且与本说明书一起用来解释本发明的原理。
[0013]图1是图示了本发明的实施例的半导体装置的一个构造示例的框图。
[0014]图2是图示了图1中所示的记忆元件的示意性截面图的一个示例的截面图。
[0015]图3A是图示了图1中所示的存储单元中的置位电流(set current)的流动方向的一个示例的示意图。
[0016]图3B是图示了图1中所示的存储单元中的复位电流(reset current)和检出电流的流动方向的一个示例的示意图。
[0017]图4是图示了图1中所示的读取部的一个构造示例的框图。
[0018]图5是图示了图4中所示的读出放大器(sense amplifier)的一个构造示例的电路图。
[0019]图6是图示了图4中所示的读取部的一个操作示例的时序波形图。
[0020]图7是图示了图4中所示的读取部的另一个操作示例的时序波形图。
[0021]图8是图示了图1中所示的记忆元件的读取干扰的一个示例的特性图。
[0022]图9是图示了图1中所示的记忆元件的读取干扰的另一个示例的特性图。
[0023]图10是图示了图1中所示的记忆元件的读取干扰的又一个示例的特性图。
[0024]图11是图示了图1中所示的记忆元件的读取干扰的再一个示例的特性图。
[0025]图12是图示了比较例的读取部的构造示例的框图。
[0026]图13是图示了图12中所示的读取部的一个操作示例的时序波形图。
[0027]图14是图12中所示的读取部的另一个操作示例的时序波形图。
[0028]图15是图示了一个变形例的读出放大器的一个构造示例的电路图。
[0029]图16是图示了另一个变形例的读出放大器的一个构造示例的电路图。[0030]图17是图示了又一个变形例的读出放大器的一个构造示例的电路图。
[0031]图18是图示了再一个变形例的读取部的一个构造示例的框图。
[0032]图19是图示了图18中所示的读取部的一个操作示例的时序波形图。
[0033]图20是图示了图18中所示的读取部的另一个操作示例的时序波形图。
[0034]图21是图示了另外一个变形例的读取部的一个构造示例的框图。
【具体实施方式】
[0035]下面，参照附图，将详细地说明本发明的一些实施例。
[0036]实施例
[0037]构造示例
[0038]总体构造示例
[0039]图1图示了本发明的实施例的半导体装置的一个构造示例。半导体装置I是包括可变电阻式记忆元件的储存器。需要注意的是，由于本实施例体现了本发明的实施例的信息读取方法，所以对它们一起进行说明。
[0040]半导体装置I包括存储单元阵列10、字线(word line)驱动部11、源线(sourceline)驱动部12、列开关13、位线(bit line)驱动部及读取部30、以及控制部15。
[0041]存储单元阵列10包括以矩阵布置的多个存储单元20。此外，存储单元阵列10包括:沿行方向(横向)延伸的多个字线WL，以及沿列方向(纵向)延伸的多个位线BL和多个源线SL。各字线WL的一端连接至字线驱动部11，各位线BL的一端通过列开关13连接至位线驱动部及读取部30，同时各源线SL的一端连接至源线驱动部12。此外，存储单元阵列10还包括未图示的参考存储单元29。
[0042]存储单元20包括记忆元件21和选择晶体管22。各存储单元20均连接至字线WL、位线BL和源线SL。
[0043]记忆元件21是通过利用其电阻状态根据施加于其两端间的电位差的极性而可逆地变化来储存信息的元件。这个记忆元件21具有两个可区别开的电阻状态(低电阻状态LRS和高电阻状态HRS)。记忆元件21的一端连接至选择晶体管22，同时它的另一端连接至源线SL。
[0044]选择晶体管22是用于选择待驱动的记忆元件21的晶体管，并且可以由例如MOS (Metal Oxide Semiconductor,金属氧化物半导体)构成。然而，不受上面的限制，也可以使用另一结构的晶体管。选择晶体管22的栅极连接至字线WL，同时它的源极和漏极中的一者连接至记忆元件21的一端而另一者连接至位线BL。
[0045]图2图示了记忆元件21的示意性截面结构的一个示例。记忆元件21是将下电极211、记忆层212和上电极213按此顺序层叠起来的类型。
[0046]下电极211是设置于记忆元件21的一端侧的电极，并且连接至选择晶体管22。这个下电极211可以由在半导体工艺中所使用的配线材料(例如，诸如钨(W)和/或氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)等金属和/或金属氮化物)制成。然而，下电极211的构成材料不限于这些。
[0047]记忆层212具有层叠结构，该层叠结构包括设置于上电极213侧的离子源层212B和设置于下电极212侧的电阻变化层212A。记忆层212被构造成使得:如稍后所述，其电阻状态根据施加于下电极211和上电极213之间的电位差的极性而可逆地改变。
[0048]离子源层212B包含作为要被负电离的离子传导材料的、包括碲(Te)、硫(S)和硒(Se)的硫族元素中的至少一种。此外，离子源层212B包含:作为可被正电离的金属元素的锆(Zr)、铪(Hf)和铜(Cu)中的至少一种；以及当擦除时作为用于形成氧化物的元素的铝(Al)和锗(Ge)中的一者或两者。具体地，离子源层212B例如可以由具有诸如ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe、CuSiGe等组分的离子源层材料制成。偶然地，离子源层212B可以包含除了上述元素以外的元素，诸如硅(Si)、硼⑶等。
[0049]电阻变化层212A作为在导电方面的障壁具有使信息保持特性稳定化的功能，并且由电阻值大于离子源层212B的电阻值的材料制成。优选地，电阻变化层212A的构成材料的示例可以包括:稀土元素(诸如钆(Gd)等)；以及含有铝(Al)、鎂(Mg)、钽(Ta)、硅(Si)和铜(Cu)中的至少一种的氧化物或氮化物等。
[0050]上电极213是设置于记忆元件21的另一端侧的电极，并且连接至源线SL。上电极213可以由类似于下电极211的已知的半导体配线材料制成。在这样的材料中，即使在后退火(post-annealed)之后仍然不与离子源层212B反应的稳定材料可以是特别优选的。
[0051]虽然如上所述已经说明的是存储单元20的构造，但是参考存储单元29具有相似构造。然而，参考存储单元29中的记忆元件的电阻值介于存储单元20中的记忆元件21的两种电阻状态(低电阻状态LRS和高电阻状态HRS)的电阻值之间。具体地，例如，低电阻状态LRS的电阻值可以是约100[kQ]，高电阻状态HRS的电阻值可以是约1[ΜΩ]，同时参考存储单元29的电阻值可以是约300[kQ]。
[0052]在从控制部15提供的控制信号的基础上，字线驱动部11选择存储单元阵列10中的待驱动的存储单元20。具体地，通过向存储单元阵列10的字线WL施加信号，字线驱动部11选择要经受数据写入操作或数据读取操作的存储单元20所属的行。
[0053]在从控制部15提供的控制信号的基础上，源线驱动部12向已经被选择的待驱动的存储单元20的记忆元件21的另一端(上电极213)施加电压。具体地，通过向存储单元阵列10的源线SL施加信号，源线驱动部12向要经受数据写入操作或数据读取操作的记忆元件21施加电压。在上述情况下，在数据写入操作中，类似于位线驱动部30Α (稍后说明)，源线驱动部12向源线SL施加电压，以使得下电极211与上电极213之间的电位差呈现出与该数据对应的极性。此外，在数据读取操作中，源线驱动部12向连接至要经受数据写入操作的存储单元20的源线SL施加电压Vss (在该示例中，0V)。
[0054]在从控制部15提供的控制信号的基础上，列开关13将存储单元阵列10的多个位线BL之中的附属于待驱动的存储单元20的位线BL与位线驱动部及读取部30连接起来。
[0055]在从控制部15提供的控制信号的基础上，位线驱动部及读取部30通过列开关13和位线BL而选择性地在已经被选择的待驱动的存储单元20上执行数据写入操作或数据读取操作。位线驱动部及读取部30包括位线驱动部30Α和多个读取部30Β。在数据写入操作中，类似于源线驱动部12，位线驱动部30Α向位线BL施加电压，以使得下电极211与上电极213之间的电位差呈现出与该数据对应的极性。此外，在数据读取操作中，读取部30Β向位线BL施加偏置电压Vbias，然后在利用偏置电压Vbias而在记忆元件21中生成的检出电流Idet的基础上读出数据。
[0056]控制部15是向字线驱动部11、源线驱动部12、列开关13和位线驱动部及读取部30提供控制信号，从而进行控制以使这些部分彼此同步地操作的电路。
[0057]图3A和图3B图示了当执行数据写入操作和数据读取操作时、存储单元20中的电流方向的示例。
[0058]当要执行数据写入操作时，将记忆元件21带入(置位)到低电阻状态LRS的情况下的电流流动方向和将记忆元件21带入(复位)到高电阻状态HRS的情况下的电流流动方向彼此不同。即，当要让记忆元件21进入低电阻状态LRS时，源线驱动部12和位线驱动部30A将源线SL的电压设置得高于位线BL的电压。因此，在存储单元20中，如图3A所示，置位电流Iset从记忆元件21流向选择晶体管22。此时,在记忆元件21中，置位电流Iset从上电极213流向下电极211 (图2)。另一方面，当要让记忆元件21进入高电阻状态HRS时，源线驱动部12和位线驱动部30A将位线BL的电压设置得高于源线SL的电压。因此，在存储单元20中，如图3B所示，复位电流Ireset从选择晶体管22流向记忆元件21。此时，在记忆元件21中，复位电流Ireset从下电极211流向上电极213(图2)。
[0059]此外，当要执行数据读取操作时，源线驱动部12将源线SL的电压设置为电压Vss (在该示例中，0V)，并且在该示例中，读取部30B向位线BL施加正偏置电压Vbias。因此，如图3B所示，在存储单元20中，与记忆元件21的电阻值R对应的检出电流Idet (=Vbias / R)从选择晶体管22流向记忆元件21。此时，在记忆元件21中，检出电流Idet从下电极211流向上电极213(图2)。虽然检出电流Idet沿与如图2和图3B所示的复位电流Ireset的流动方向相同的方向流动，但是它的大小被设置为小于复位电流Ireset的大小。即，在数据读取操作中，为了不使记忆元件21的电阻状态向高电阻状态HRS改变，就将检出电流Idet减小。此外，同样地，读取部30B向参考存储单元29也施加偏置电压Vbias。因此，参考电流Iref在参考存储单元29中生成。如上所述，由于参考存储单元29的电阻值被设置为介于记忆元件21的两种电阻状态(低电阻状态LRS和高电阻状态HRS)的电阻值之间的电阻值，所以当记忆元件21的电阻状态是低电阻状态LRS时，检出电流Idet的大小大于参考电流Iref的大小，而当记忆元件21的电阻状态是高电阻状态HRS时，检出电流Idet的大小小于该参考电流的大小。基于检出电流Idet和参考电流Iref，读取部30B读出记忆元件21的电阻状态(低电阻状态LRS或高电阻状态HRS)。
[0060]读取部30B
[0061]图4图示了读取部30B的一个构造示例。读取部30B包括电压生成部32、读出放大器40、比较器33、延迟电路34、读取控制信号生成部35、AND( “与”)电路36、反相器37、开关38和锁存电路39。
[0062]电压生成部32生成参考电压Vref和预充电电压Vpre。预充电电压Vpre是将偏移电压(offset voltage) Vos加到参考电压Vref上而得到的电压(Vref+Vos)。如下所述，预充电电压Vpre是这样的电压:读出放大器40的输出端Out在执行从存储单元20读出数据的操作之前就利用该电压被预充电。
[0063]基于检出电流Idet、参考电流Iref和控制信号SE (稍后说明)，读出放大器40生成并且输出信号SAout。读出放大器40包括输入端Inl和In2、使能端(enable terminal)EN和输出端Out。输入端Inl连接至列开关13，且通过列开关13而连接至要经受读取操作的存储单元20 (记忆元件21)。输入端In2连接至参考存储单元29。使能端EN连接至AND电路36的输出端，并且控制信号SE被提供给使能端EN。输出端Out连接至比较器33，同时还连接至开关38的一端。
[0064]图5图示了读出放大器40的一个构造示例。读出放大器40包括反相器51、偏置电压生成电路41、运算放大器42和52、晶体管43至49和53至57、以及电容器Co。晶体管43至45、48、49以及53至55是N型MOS晶体管，同时晶体管46、47、56和57是P型MOS
晶体管。
[0065]反相器51通过将从使能端EN提供过来的控制信号SE的逻辑电平反相，把该控制信号SE输出。偏置电压生成电路41是用于生成偏置电压Vbias的电路。偏置电压Vbias被提供给运算放大器42和52的正输入端。
[0066]偏置电压Vbias被施加给运算放大器42的正输入端；运算放大器42的负输入端连接至晶体管43的源极等；并且运算放大器42的输出端连接至晶体管43的栅极等。此夕卜，运算放大器42的负逻辑使能端连接至反相器51的输出端等。晶体管43的漏极连接至晶体管46的漏极和栅极等；晶体管43的栅极连接至运算放大器42的输出端等；并且晶体管43的源极连接至运算放大器42的负输入端等，同时还连接至输入端Ini。晶体管44的漏极连接至晶体管43的源极等，并且还连接至输入端Inl ;晶体管44的栅极连接至反相器51的输出端等；并且电压Vss被提供给晶体管44的源极。晶体管45的漏极连接至晶体管43的栅极等；晶体管45的栅极连接至反相器51的输出端等；并且电压Vss被提供给晶体管45的源极。
[0067]运算放大器52与晶体管53至55的连接跟运算放大器42与晶体管43至45的上述连接相同。
[0068]利用上述这种构造，当控制信号SE在读出放大器40中处于高电平(有效)时，运算放大器42和晶体管43执行负反馈操作，从而将输入端Inl的电压设置为偏置电压Vbias，且运算放大器52和晶体管53也执行负反馈操作，从而将输入端In2的电压设置为偏置电压Vbias。因此，与记忆元件21的电阻值R对应的检出电流Idet从输入端Inl流向记忆元件21，且参考电流Iref从输入端In2流向参考存储单元29。此外，当控制信号SE处于低电平时，由于运算放大器42和52的操作都被停止且晶体管45和55都进入导通状态，所以各自的负反馈操作停止。于是，由于晶体管44和54都进入导通状态，所以输入端Inl和In2各自的电压被设置为电压Vss。
[0069]晶体管46的漏极连接至晶体管46的栅极、晶体管47的栅极和晶体管43的漏极，并且电压Vdd被提供给晶体管46的源极。晶体管47的漏极连接至晶体管48的漏极和栅极等，晶体管47的栅极连接至晶体管46的漏极和栅极等，并且电压Vdd被提供给晶体管47的源极。在该示例中，晶体管46和晶体管47的尺寸(栅极宽度w及栅极长度L)彼此相同。由于这种构造，晶体管46和47构成了所谓的电流镜像电路。
[0070]晶体管56的漏极连接至晶体管56的栅极、晶体管57的栅极和晶体管53的漏极，并且电压Vdd被提供给晶体管56的源极。晶体管57的漏极连接至晶体管49的漏极和电容器Co的一端，晶体管57的栅极连接至晶体管56的漏极和栅极等，并且电压Vdd被提供给晶体管57的源极。在该示例中，晶体管56和晶体管57的尺寸(栅极宽度w及栅极长度L)彼此相同。由于这种构造，晶体管56和57构成了所谓的电流镜像电路。
[0071]电容器Co的所述一端连接至晶体管57的漏极、晶体管49的漏极和读出放大器40的输出端Out,并且电压Vss被提供给电容器Co的另一端。[0072]晶体管48的漏极连接至晶体管48的栅极、晶体管49的栅极和晶体管47的漏极，并且电压Vss被提供给晶体管48的源极。晶体管49的漏极连接至晶体管57的漏极、电容器Co的所述一端和读出放大器40的输出端Out，晶体管49的栅极连接至晶体管48的漏极和栅极等，并且电压Vss被提供给晶体管49的源极。在该示例中，晶体管48和晶体管49的尺寸(栅极宽度w及栅极长度L)彼此相同。由于这种构造，晶体管48和49构成了所谓的电流镜像电路。
[0073]利用上述这种构造，读出放大器40执行依赖于控制信号SE而有所不同的操作。具体地，当控制信号SE处于高电平(有效)时，读出放大器40将两个输入端Inl和In2的电压均设置为偏置电压Vbias。因此，检出电流Idet按晶体管46、晶体管43和输入端Inl的顺序流动，同时参考电流Iref按晶体管56、晶体管53和输入端In2的顺序流动。通过由晶体管46和47构成的电流镜像电路和由晶体管48和49构成的电流镜像电路，等于检出电流Idet的电流流过晶体管49。通过由晶体管56和57构成的电流镜像电路，等于参考电流Iref的电流流过晶体管57。因此，跟参考电流Iref与检出电流Idet之间的差值(Iref—Idet)对应的电流流入电容器Co的所述一端，那么电容器Co的所述一端处的电压(信号SAout)发生变化。因此，信号SAout的电压沿跟检出电流Idet与参考电流Iref之间的大小关系对应的电压方向、以与那个差值对应的速度发生变化。换句话说，信号SAout的电压沿跟记忆元件21的电阻状态(低电阻状态LRS或高电阻状态HRS)对应的电压方向、以与记忆元件21的电阻值R对应的速度发生变化。具体地，例如，当记忆元件21的电阻状态是低电阻状态LRS时，检出电流Idet会变为大于参考电流Iref (Idet)Iref)，且信号SAout的电压会以与电阻值R对应的速度减小。此外，例如，当记忆元件21的电阻状态是高电阻状态HRS时，检出电流Idet会变为小于参考电流Iref (Idet〈Iref)，且信号SAout的电压会以与电阻值R对应的速度增大。
[0074]另一方面，当控制信号SE处于低电平时，读出放大器40将两个输入端Inl和In2的电压设置为电压Vss，并且输出端Out的节点进入高阻抗状态，从而维持信号SAout的电压电平。
[0075]在图4中，比较器33将信号SAout的电压与参考电压Vref进行比较，然后将该比较的结果作为信号Cout输出。比较器33的正输入端连接至读出放大器40的输出端Out，并且信号SAout被输入至该正输入端。此外，参考电压Vref被提供给比较器33的负输入端。
[0076]延迟电路34将信号Cout延迟了延迟时间td，从而生成信号Cout2。延迟电路34是为了确保稍后描述的锁存电路39中的建立时间(setup time)而被插入的。顺便提及的是，当不用延迟电路34就可以确保锁存电路39的建立时间时，也可以省略延迟电路34。
[0077]读取控制信号生成电路35生成读取控制信号Sread。读取控制信号Sread是用于控制数据读取操作的逻辑信号，并且当要执行读取操作时，读取控制信号Sread处于高电平，而当不执行读取操作时，读取控制信号Sread处于低电平。
[0078]AND电路36是用于获得读取控制信号Sread和信号Cout2的逻辑与(AND)并且将该逻辑与的结果作为控制信号SE输出的电路。
[0079]反相器37是使读取控制信号Sread在逻辑上反相并且输出经过逻辑反相的读取控制信号Sread的电路。开关38是基于来自反相器37的输出信号而被导通/切断的开关，开关38的一端连接至读出放大器40的输出端Out和比较器33的正输入端，并且预充电电压Vpre被提供给开关38的另一端。在该示例中，当从反相器37提供过来的信号处于高电平时，开关38进入导通状态。由于这种构造，开关38具有如下的功能:在执行从存储单元20读出数据的操作之前，对读出放大器40的输出端Out (信号SAout)进行预充电。
[0080]锁存电路39是基于信号Cout和控制信号SE来判定记忆元件21的电阻状态(低电阻状态LRS或高电阻状态HRS)且将判定结果作为信号Dout输出的电路。锁存电路39包括输入端D和E。锁存电路39的输入端D连接至比较器33的输出端等，并且信号Cout被提供给输入端D。输入端E连接至AND电路36的输出端等，并且控制信号SE被提供给输入端E。当控制信号SE处于高电平(有效)时，锁存电路39将信号Cout按原样作为信号Dout输出，而在控制信号SE已经从高电平转变至低电平之后，锁存电路39就保持着在控制信号SE转变之前所直接获得的信号Dout。信号Dout表示出存储在记忆元件21中的数据。即，在信号Dout中，高电平表示着记忆元件21的电阻状态是高电阻状态HRS，而低电平表示着记忆元件21的电阻状态是低电阻状态LRS。
[0081]利用上述这种构造，在数据读取操作中，读取部30B向记忆元件21施加偏置电压Vbias,然后基于利用偏置电压Vbias而在记忆元件21中生成的检出电流Idet来读出数据。在此种情况下，当记忆元件21的电阻状态是低电阻状态LRS时，读取部30B进行操作以减少偏置电压Vbias被施加于记忆元件21上的时间。因此，就能够使读取干扰难以发生于半导体装置I中。
[0082]这里，读出放大器40的一部分、AND电路36和延迟电路34对应于本发明的一个实施例中的“偏置施加部”的一个具体示例。偏置电压Vbias对应于本发明的一个实施例中的“偏置信号”的一个具体示例。读出放大器40、比较器33和锁存电路39对应于本发明的一个实施例中的“判定部”的一个具体示例。检出电流Idet对应于本发明的一个实施例中的“检出信号”的一个具体示例。信号SAout对应于本发明的一个实施例中的“第一信号”的一个具体示例。信号Cout对应于本发明的一个实施例中的“第二信号”的一个具体示例。读取控制信号生成部35对应于本发明的一个实施例中的“信号生成部”的一个具体示例。AND电路36和延迟电路34对应于本发明的一个实施例中的“脉冲信号生成电路”的一个具体示例。控制信号SE对应于本发明的一个实施例中的“脉冲信号”的一个具体示例。反相器37、开关38和电压生成部32对应于本发明的一个实施例中的“预充电电路”的一个具体示例。
[0083]操作和功能
[0084]将说明本实施例的半导体装置I的操作和功能。
[0085]总体操作概要
[0086]首先，参照图1、图4等，将说明半导体装置I的总体操作的概要。字线驱动部11通过向字线WL施加信号，来选择待驱动的存储单元20。源线驱动部12通过向源线SL施加信号，来向已经被选择的待驱动的存储单元20的记忆元件21的另一端施加电压。位线驱动部及读取部30通过列开关13和位线BL来选择性地在已经被选择的待驱动的存储单元20上执行数据写入操作或数据读取操作。
[0087]在数据读取操作中，位线驱动部及读取部30的读取部30B向位线BL施加偏置电压Vbias，然后基于利用该偏置电压Vbias而在记忆元件21中生成的检出电流Idet来读出数据。具体地，电压生成部32生成参考电压Vref和预充电电压Vpre。读出放大器40基于参考电流Iref、检出电流Idet和控制信号SE而生成并且输出信号SAout。该信号SAout的电压沿与记忆元件21的电阻状态(低电阻状态LRS或高电阻状态HRS)对应的电压方向、以与记忆元件21的电阻值R对应的速度发生变化。比较器33将信号SAout的电压与参考电压Vref进行比较，然后将该比较的结果作为信号Cout输出。延迟电路34延迟该信号Cout并且生成信号Dout2。读取控制信号生成电路35生成读取控制信号Sread。AND电路36获得读取控制信号Sread和信号Cout2的逻辑与(AND)，然后将该逻辑与的结果作为控制信号SE输出。反相器37使读取控制信号Sread在逻辑上反相，然后输出经过逻辑反相的读取控制信号Sread。基于来自反相器37的输出信号，开关38将已经由电压生成部32生成的预充电电压Vpre提供给读出放大器40的输出端Out，从而对输出端Out进行预充电。基于信号Cout和控制信号SE，锁存电路39判定记忆元件21的电阻状态(低电阻状态LRS或高电阻状态HRS)，然后将判定结果作为信号Dout输出。
[0088]详细操作
[0089]将参照记忆元件21的电阻状态是高电阻状态HRS的情况和该状态是低电阻状态LRS的情况下的操作，详细说明数据读取操作。
[0090]图6图示了当记忆元件21的电阻状态是高电阻状态HRS时、读取记忆元件21中的电阻数据的操作的一个示例的时序图，其中(A)表示读取控制信号Sread的波形，(B)表不控制信号SE的波形，(C)表不读出放大器40的输入端Inl处的信号Vin的波形，(D)表不信号SAout的波形，(E)表不信号Cout的波形，以及(F)表不信号Dout的波形。在图6的(F)中，“H / L”表不/[目号Dout的/[目号电平是闻电平或低电平。
[0091 ] 在读取部30B中，读取控制信号生成部35使读取控制信号Sread从低电平转变至高电平，读取周期Pread开始，并且执行读取操作。然后，读取控制信号生成部35使读取控制信号Sread从高电平转变至低电平，并且在读取周期Pread已期满时，生成与记忆元件21的电阻状态(高电阻状态HRS)对应的高电平信号Dout。在下面，将说明本操作的细节。
[0092]首先，在时刻tl之前的周期中，读取控制信号生成部35输出低电平的读取控制信号Sread(图6的(A))。因此，控制信号SE转变为低电平(图6的(B))，然后读出放大器40将两个输入端Inl和In2的电压设置成电压Vss (图6的(C))。此外，由于读出放大器40的输出端Out的节点进入高阻抗状态并且开关38进入导通状态，所以读出放大器40的输出端Out (信号SAout)被设置为预充电电压Vpre (图6的(D))。因此，由于正输入端的电压(预充电电压Vpre (=Vref+Vos))高于负输入端的电压(参考电压Vref)，所以比较器33输出高电平的信号Cout(图6的(E))。因此，来自延迟电路34的输出信号Cout2也达到高电平。
[0093]然后，在时刻tl，读取控制信号生成部35使读取控制信号Sread从低电平转变至高电平(图6的(A))。因此，开关38进入切断状态，那么向读出放大器40的输出端Out (信号SAout)提供的预充电电压Vpre被停止提供。此外，控制信号SE基于该读取控制信号Sread的转变而从低电平转变至高电平(图6的(B))，然后读出放大器40将两个输入端Inl和In2的电压设置为偏置电压Vbias(图6的(C))。因此，检出电流Idet从读出放大器40的输入端Inl流向记忆元件21，同时参考电流Iref从输入端In2流向参考存储单元29。由于记忆元件21的电阻状态是高电阻状态HRS，所以该检出电流Idet小于参考电流Iref (Idet〈Iref)。因此，读出放大器40的输出信号SAout的电压随着时间的推移而缓慢增大(图6的(D))。如上所述，由于信号SAout的电压在读取周期Pread中总是高于参考电压Vref，所以来自比较器33的输出信号Cout —直保持在高电平(图6的(E))，且来自锁存电路39的输出信号Dout也一直保持在高电平(图6的(F))。
[0094]然后，在时刻t2，读取控制信号生成部35使读取控制信号Sread从高电平转变至低电平(图6的(A))。因此，控制信号SE也从高电平转变至低电平(图6的(B))，然后如同在时刻tl之前的周期中那样，读出放大器40将两个输入端Inl和In2的电压设定为电压Vss (图6的(C)),并且停止向记忆元件21施加偏置电压Vbias。S卩，在该示例中，偏置电压Vbias被施加给记忆元件21的周期(偏置电压施加周期Pbias)与读取周期Pread —致。在时刻t2，开关38进入导通状态，然后读出放大器40的输出端Out (信号SAout)被设定成预充电电压Vpre (图6的(D))。此外，在时刻t2，由于输入端E的电压(控制信号SE)已经转变为低电平，所以锁存电路39保持着在时刻t2之前所直接获得的信号Dout (高电平)，并且之后也保持着输出该高电平信号Dout。
[0095]下面将说明当记忆元件21的电阻状态是低电阻状态LRS时所执行的数据读取操作。
[0096]图7图示了当记忆元件21的电阻状态是低电阻状态LRS时、读取记忆元件21中的电阻数据的操作的一个示例的时序图，其中(A)表示读取控制信号Sread的波形，(B)表不控制信号SE的波形，(C)表不信号Vin的波形，(D)表不信号SAout的波形，(E)表不信号Cout的波形，以及(F)表不信号Dout的波形。
[0097]当记忆元件21的电阻状态是低电阻状态LRS时，如同在高电阻状态HRS的情况(图6)下那样，也是在读取周期Pread中在读取部30B中执行数据读取操作。在这种情况下，读取部30B在短于读取周期Pread的周期中向记忆元件21施加偏置电压Vbias,然后当该施加已终止时，读取部30B生成与记忆元件21的电阻状态(低电阻状态LRS)对应的低电平信号Dout。在下面，将说明本操作的细节。
[0098]首先，在时刻tl I，读取控制信号生成部35使读取控制信号Sread从低电平转变至高电平(图7的(A))。因此，控制信号SE从低电平转变至高电平(图7的(B))，读出放大器40将两个输入端Inl和In2的电压设置为偏置电压Vbias (图7的(C))，那么检出电流Idet和参考电流Iref流动。由于记忆元件21的电阻状态是低电阻状态LRS，所以检出电流Idet大于参考电流Iref(IdetMref)。因此，在该示例中，读出放大器40的输出信号SAout的电压随着时间的推移而迅速下降(图7的(D))。
[0099]然后，当信号SAout的电压达到参考电压Vref (时刻tl2)时，比较器33的输出信号Cout从高电平转变至低电平(图7的(E))，且锁存电路39的输出信号Dout也相应地从高电平转变至低电平(图7的(F))。通过延迟电路34，信号Cout被延迟了延迟时间td。然后，在通过延迟电路34而从时刻tl2延迟了延迟时间td的时刻113处，AND电路36使控制信号SE从高电平转变至低电平(图7的(B))。因此，读出放大器40将两个输入端Inl和In2的电压设置为电压Vss(图7的(C))，并且停止向记忆元件21施加偏置电压Vbias。那么，由于读出放大器40的输出端Out的节点进入高阻抗状态，所以保持着信号SAout的电平。此外，在时刻tl3处，由于输入端E的电压(控制信号SE)已经转变为低电平，所以锁存电路39保持着在时刻tl3之前所直接获得的信号Dout (低电平)，并且之后就保持着输出该低电平信号Dout。
[0100]然后，在时刻tl4，读取控制信号生成部35使读取控制信号Sread从高电平转变至低电平(图7的(A))。因此，开关38进入导通状态，然后读出放大器40的输出端Out (信号SAout)被设置成预充电电压Vpre (=Vref+Vos)(图7的(D))。相应地，比较器33的输出信号Cout从低电平转变至高电平(图7的(E))。
[0101]如上所述，在读取部30B中，在读取周期Pread之前，信号SAout的电压被设置成预充电电压Vpre，并且基于来自比较器33的输出信号Cout而生成了控制信号SE，从而控制读出放大器40的操作。因此，能够减少当记忆元件21的电阻状态是低电阻状态LRS时所要设定的偏置电压施加周期Pbias的时间，同时如稍后所述，能够使读取干扰难以发生。
[0102]此外，由于在读取部30B中信号SAout的电压已经被设置为与参考电压Vref相差偏移电压Vos的预充电电压Vpre (=Vref+Vos),所以能够减小读取周期Pread,并因而能够提高数据读取操作的吞吐量。即，例如，当信号SAout的电压电平接近参考电压Vref的电压电平时，比较器33的信号Cout可能达不到理想电平，以致于比较器33的输出信号Cout的电平呈现为低电平与高电平之间的中间电平。因此，当记忆元件21的电阻状态是高电阻状态HSR，并且例如如果没有预备偏移电压Nos时，信号Cout将达不到理想电平(高电平)，并且读取周期Pread将进一步增大，除非信号SAout已经增大到一定程度之后。相比之下，当记忆元件21的电阻状态是高电阻状态(HRS)时，由于在读取部30B中预备了偏移电压Vos，所以能够减小直到信号Cout达到理想电平(高电平)为止所用的时间。因此，能够减小读取周期Pread,并因而能够提高吞吐量。
[0103]读取干扰
[0104]虽然记忆元件21具有两个可区别开的电阻状态(低电阻状态LRS和高电阻状态HRS)，但是通过在数据读取操作中施加偏置电压Vbias，记忆元件21中的记忆状态可能会反转和/或数据的重写可能会变得困难。在下面，将说明这样的所谓的读取干扰。
[0105]首先，将说明记忆元件21的电阻状态是低电阻状态LRS的情况。
[0106]图8图示了当在数据读取操作中已经向记忆元件21施加了偏置电压Vbias从而使检出电流Idet流动时、记忆元件21的电阻值变化的示例。横轴表示已经施加偏置电压Vbias的次数的积分时间。图8中的特性曲线表示不同个体的各自特性。
[0107]如图8所示，当多次执行数据读取操作并且积分时间增加时，记忆元件21的电阻值R可能会增大，然后它的电阻状态可能会从低电阻状态LRS改变至高电阻状态HRS。即，在该示例中，在数据读取操作中流动的检出电流Idet沿与当在数据写入操作中记忆元件21被带入高电阻状态HRS时复位电流Ireset流动的方向相同的方向流动。因此，当在数据读取操作中偏置电压Vbias被施加给记忆元件21从而让检出电流Idet沿与复位电流Ireset的方向相同的方向流动时，每当执行读取操作时，电阻状态可能会从低电阻状态LRS逐渐向高电阻状态HRS变化。此外，电阻状态的变化还依赖于偏置电压Vbias。S卩，偏置电压Vbias越高，从低电阻状态LRS至高电阻状态HRS的改变就越可能在较短的积分时间内加速。
[0108]另一方面，如果在数据读取操作中施加了与偏置电压Vbais的极性不同的偏置电压Vbais2以使检出电流Idet的流动方向反向，那么这在已执行了读取操作之后试图重写数据时，如稍后所述，可能会使重写变得困难。[0109]图9图示了在数据读取操作中已经向记忆元件21施加了偏置电压Vbias2从而使检出电流Idet沿着与置位电流Iset的方向相同的方向(图3A)流动之后、复位电压阈值的变化的示例。这里，复位电压阈值是致使从低电阻状态LRS改变(复位)至高电阻状态HRS所必需的偏置电压。
[0110]如图9所示，随着通过多次执行数据读取操作而积分时间增加，复位电压阈值增大。这意味着:在数据读取操作中在很长的一段时间内记忆元件21通过使检出电流Idet沿与置位电流Iset的方向相同的方向流动而进入更深入的置位状态，并且在稍后的写入操作中变得很难将其复位。此外，如图9所示，偏置电压Vbias2的绝对值|Vbias2|越大，复位电压阈值在较短的积分时间内增大越多。这意味着:在数据读取操作中，随着值|Vbias2设定得越高，记忆元件21就进入越深入的置位状态，并且在稍后的数据写入操作中变得更难将其复位。
[0111]将说明记忆元件21的电阻状态是高电阻状态HRS的情况。
[0112]图10图示了在数据读取操作中当假设施加了与偏置电压Vbias极性不同的偏置电压Vbias2从而使检出电流Idet沿与置位电流Iset的方向相同方向(图3A)流动时、记忆元件21的电阻值变化的示例。如图10所示，当通过多次执行数据读取操作而积分时间增加时，记忆元件21的电阻值可能会减小，并且其电阻状态可能会从高电阻状态HRS改变至低电阻状态LRS。S卩，由于置位电流Iset是当记忆元件21的电阻状态要被改变至低电阻状态LRS时流动的电流，所以在读取操作中当偏置电压Vbias2被施加给记忆元件21从而使检出电流I det沿与置位电流I set的方向相同的方向流动时，每当执行读取操作时，记忆元件21的电阻状态可能会从高电阻状态HRS逐渐地向低电阻状态LRS改变。
[0113]图11图示了在偏置电压Vbias已经被施加给记忆元件21从而使检出电流Idet沿与复位电流Ireset的方向相同的方向(图3B)流动之后、置位电压阈值的变化的示例。这里，置位电压阈值是致使从高电阻状态HRS改变(置位)至低电阻状态LRS所必需的偏置电压。如图11所示，随着通过多次执行数据读取操作而积分时间增加，置位电压阈值增大。这意味着:在数据读取操作中在很长的一段时间内记忆元件21通过使检出电流Idet沿与复位电流Ireset的方向相同的方向流动而进入更深入的复位状态，并且在稍后的写入操作中变得更难将其置位。此外，偏置电压Vbias越高，置位电压阈值在较短的积分时间内增大越多。这意味着:在数据读取操作中，随着电压Vbias设定得越高，记忆元件就进入越深入的复位状态，并且在稍后的写入操作中变得更难将其置位。
[0114]如上所述，在数据读取操作中，当在很长一段时间内施加偏置电压Vbias时，记忆元件21中的记忆状态才可能会反转(图8和图10)，并且稍后的数据重写可能会变得困难(图9和图11)。如果发生了这样的读取干扰，那么将失去存储在记忆元件21的数据的可靠性。
[0115]在本实施例的半导体装置I中，通过基于来自比较器33的输出信号Cout而生成控制信号SE从而控制读取部30B中的读出放大器40的操作，能减小当记忆元件21的电阻状态是高电阻状态HRS时所要设定的偏置电压施加周期Pbias。因此，可以使读取干扰难以发生。即，由于与诸如DRAM、SRAM等易失性存储器不同，即使在关闭电源之后，数据仍会保留在非易失性存储器中，所以在数据已被写入一次之后直到数据下次被重写之前所用的时间增加了。因此，由于在那一期间内很可能执行许多读取操作，所以通过偏置电压施加周期Pbias的积分，可能会发生读取干扰。由于在半导体装置I中，能减小当记忆元件21的电阻状态是低电阻状态LRS时所要设定的偏置电压施加周期Pbias，所以能减少积分时间，并因而可以使读取干扰难以发生。
[0116]比较例
[0117]将与比较例相对比来说明本实施例的功能。该比较例被构造成用代替预充电电压Vpre的参考电压Vref来对读出放大器40的输出端Out的电压进行预充电，并且被构造成基于代替控制信号SE的读取控制信号Sread来控制读出放大器40和锁存电路39的操作。其他构造与本实施例的构造(图1等)相同。
[0118]图12图示了比较例的读取部30BR的一个构造示例。读取部30BR包括电压生成部32R、读出放大器40、比较器33、读取控制信号生成部35、反相器37、开关38和锁存电路39。即，比较例的读取部30BR是从本实施例的读取部30B中省略延迟电路34和AND电路36的类型，并且用电压生成部32R取代电压生成部32。电压生成部32R仅生成参考电压Vref，并且将该电压提供给比较器33的负输入端和开关38的另一端。比较例的读取部30BR被构造成基于读取控制信号Sread而控制读出放大器40和锁存电路39的操作，并且被构造成利用参考电压Vref而对读出放大器40的输出端Out的电压进行预充电。
[0119]将参照记忆元件21的电阻状态是高电阻状态HRS的情况和该状态是低电阻状态LRS的情况下的操作来说明数据读取操作的细节。
[0120]图13图示了当记忆元件21的电阻状态是高电阻状态HRS时、读取记忆元件21中的电阻数据的操作的一个示例的时序图，其中(A)表示读取控制信号Sread的波形，(B)表不信号Vin的波形，(C)表不信号SAout的波形，Φ)表不信号Cout的波形，以及(E)表不信号Dout的波形。在图13的⑶和(E)中，“X”表示不确定值。
[0121]首先，在时刻t21之前的周期内，读取控制信号生成部35输出低电平的读取控制信号Sread(图13的(A))。因此，读出放大器40将两个输入端Inl和In2的电压设置为电压Vss (图13的(B))。此外，由于开关38进入导通状态，且读出放大器40的输出端Out的节点进入高阻抗状态，所以读出放大器40的输出端Out (信号SAout)的电压被设置为与负输入端的电压相同的参考电压Vref (图13的(C))。因此，比较器33会输出例如中间电平等的信号Cout (图13的(D))。
[0122]然后，在时刻t21，读取控制信号生成部35使读取控制信号Sread从低电平转变至高电平(图13的(A))。因此，开关38进入切断状态，那么向读出放大器40的输出端Out (信号SAout)提供的参考电压Vref被停止提供。与此同时，读出放大器40将两个输入端Inl和In2的电压设置为偏置电压Vbias (图13的(B))，并且检出电流Idet和参考电流Iref流动。因此,读出放大器40的输出信号SAout的电压随着时间的推移而缓慢增大(图 13 的(O)0
[0123]然后，在时刻t22，信号SAout的电压充分增大，并且比较器33的输出信号Cout达到高电平(图13的(D))。因此，锁存电路39的输出信号Dout也达到高电平(图13的(E))。
[0124]然后，在时刻t23，读取控制信号生成部35使读取控制信号Sread从高电平转变至低电平(图13的(A))。因此，如同在时刻t21之前的周期内那样，读出放大器40将两个输入端Inl和In2的电压设置为电压Vss (图13的(B))，从而停止向记忆元件21施加偏置电压Vbias。然后，在时刻t23，开关38进入导通状态，然后读出放大器40的输出端Out (信号SAout)的电压被设置为参考电压Vref (图13的(C))。此外，由于在时刻t23，输入端E的电压(读取控制信号Sread)已经转变为低电平，所以锁存电路39保持着在时刻t23之前所直接获得的信号Dout (高电平)，并且之后保持着输出高电平的信号Dout。
[0125]图14图示了当记忆元件21的电阻状态是低电阻状态LRS时、读取记忆元件21中的电阻数据的操作的一个示例的时序图，其中(A)表示读取控制信号Sread的波形，(B)表不信号Vin的波形，(C)表不信号SAout的波形，Φ)表不信号Cout的波形，以及(E)表不信号Dout的波形。
[0126]首先，在时刻t31，读取控制信号生成部35使读取控制信号Sread从低电平转变至高电平(图14的(A))。因此，读出放大器40将两个输入端Inl和In2的电压设置为偏置电压Vbias(图14的(B))，并且检出电流Idet和参考电流Iref流动。因此，在该示例中，读出放大器40的输出信号SAout的电压随着时间的推移而迅速下降(图14的(D))。
[0127]然后，在时刻t32，信号SAout的电压充分下降，并且比较器33的输出信号Cout达到低电平(图14的(D))。因此，锁存电路39的输出信号Dout也达到低电平(图14的(E))。之后，信号SAout的电压仍然保持下降，达到操作电压范围的下限，之后保持于此电压处。
[0128]然后，在时刻t33，读取控制信号生成部35使读取控制信号Sread从高电平转变至低电平(图14的(A))。因此，如同在时刻t31之前的周期内那样，读出放大器40将两个输入端Inl和In2的电压设置为电压Vss (图14的(B))，并且停止向记忆元件21施加偏置电压Vbias。然后，在时刻t33，开关38进入导通状态，然后读出放大器40的输出端Out (信号SAout)的电压被设置为参考电压Vref (图14的(C))。此外，由于在时刻t33，输入端E的电压(读取控制信号Sread)已经转变至低电平，所以锁存电路39保持着在时刻t33之前所直接获得的信号Dout (低电平)，并且之后保持着输出低电平的信号Dout。
[0129]如上所述，由于在比较例的读取部30BR中，在读取周期Pread之前将读出放大器40的电压设置为参考电压Vref，并且基于读取控制信号Sread来控制读出放大器40的操作，所以可能会易于发生读取干扰。即，如图13和图14所示，不论记忆元件21的电阻状态(高电阻状态HRS或低电阻状态LRS)，在读取周期Pread内，偏置电压Vbias —直被施加给记忆元件21。因此，积分时间讯速增加，并且读取干扰可能会发生。
[0130]相比之下，在本实施例的读取部30B中，在读取周期Pread之前信号SAout的电压被设置为高于参考电压Vref的预充电电压Vpre。另外，控制信号SE是基于来自比较器33的输出信号Cout而被生成的，并且读出放大器40的操作是基于该控制信号SE而被控制的。因此，在已经检出记忆元件21的电阻状态是低电阻状态LRS之后，能够停止向记忆元件21施加偏置电压Vbias。S卩，偏置电压Vbias只是在检出记忆元件21的电阻状态所必需的期间内被施加给记忆元件21。因此，通过减小偏置电压施加周期Pbias而不会不利地影响数据读取操作，能够使读取干扰难以发生。
[0131]此外，由于在本实施例的读取部30B中，在读取周期Pread之前信号SAout的电压被设置为高于参考电压Vref的预充电电压Vpre，所以能够更稳定地执行数据读取操作。即，例如，当信号SAout的电压在读取周期Pread之前被设置为参考电压Vref时，在读取周期Pread已经开始之后，比较器33可以如同在比较例的情况下那样立即输出例如中间电平等的信号Cout。因此，由于控制信号SE也达到不稳定电平且读出放大器40等的操作也变得不稳定，所以数据读取操作可能会变得不稳定。相比之下，在读取部30B中，由于信号SAout的电压被设置为预充电电压Vpre，所以能够在读取周期Pread已经开始之后立即将来自比较器33的输出信号Cout设置为稳定电平(高电平)，并且可以更稳定地执行数据读取操作。
[0132]此外，在本施例的读取部30B中，在信号SAout的电压在偏置电压施加周期Pbias内迅速改变的情况(在该示例中，记忆元件21的电阻状态是低电阻状态LRS的情况(图7))下，偏置电压施加周期Pbias减小。即，假如在信号SAout的电压缓慢改变的情况(在该示例中，记忆元件21的电阻状态是高电阻状态HRS的情况(图6))下偏置电压施加周期Pbias减小，那么将会很难将偏置电压施加周期Pbias减小这么多，并因而使读取干扰难以发生的效果可能会被轻微减弱。相比之下，由于在读取部30B中，偏置电压施加周期Pbias是在信号SAout的电压迅速改变的情况下减小，所以能够更多地减小偏置电压施加周期Pbias，且因而可以进一步使积分时间减少且使读取干扰难以发生。
[0133]此外，优选地，本发明的实施例还应用于例如高电阻状态HRS与低电阻状态LRS 二者发生读取干扰的可能性不同的情况。即，例如，当记忆元件21是在低电阻状态LRS下比在高电阻状态HRS下更容易发生读取干扰的记忆元件时，使用读取部30B使得在低电阻状态LRS下能够更多地减少积分时间且能够减小发生读取干扰的可能性。
[0134]效果
[0135]如上所述，在本实施例中，控制信号是基于来自比较器的输出信号而被生成的，并且读出放大器的操作是基于该控制信号而被控制的。因此，在已经检出记忆元件的电阻状态是低电阻状态之后，可以停止向记忆元件施加偏置电压。因此，可以使读取干扰难以发生。
[0136]此外，在本实施例中，在读取周期之前，比较器的正输入端的电压被设置为与参考电压相差了偏移电压的预充电电压。因此，能够更稳定地执行数据读取操作，并且能够提高数据读取操作的吞吐量。
[0137]变形例I一 I
[0138]在上述实施例中，读出放大器40不限于图5所示的构造。在下面，将详细地说明它的几个示例。
[0139]图15图示了本变形例的读出放大器60的一个构造示例。读出放大器60包括电压生成电路61以及晶体管62和63。晶体管62和63被设置用于代替上述实施例的读出放大器40 (图5)中的运算放大器42和52以及晶体管45和55。
[0140]电压生成电路61是用于生成电压Vbias3的电路。该电压Vbias3是在数据读取操作中被施加给记忆元件21的偏置电压Vbias和当参考电流Iref流动时晶体管53的栅源电压(gate—to一source voltage) Vgsl 之和的电压(Vbias3=Vbias+Vgsl)。晶体管 62和63是N型MOS晶体管。晶体管62的漏极连接至晶体管43的栅极和晶体管53的栅极等，晶体管62的栅极连接至读出放大器60的使能端EN，并且电压Vbias3被施加给晶体管62的源极。晶体管63的漏极连接至晶体管43的栅极和晶体管53的栅极等，晶体管63的栅极连接至反相器51的输出端等，并且电压Vss被施加给晶体管63的源极。
[0141]由于这种构造，在读出放大器60中，当控制信号SE处于高电平(有效)时，晶体管62进入导通状态并且电压Vbias3被提供给晶体管43和53的栅极。因此，在晶体管43和53的源极中生成了比电压Vbias3低晶体管43和53的阈值电压Vth的电压(Vbias3-Vth=Vbias)。即，利用这样的源极跟随器构造，能够设置输入端Inl和In2的电压。即使通过如上所述的这样简单构造，也可以实现与上述实施例的效果相同的效果。
[0142]图16图示了另一个变形例的读出放大器70的一个构造示例。读出放大器70包括晶体管71和72。晶体管71和72是P型MOS晶体管。晶体管71和72被设置用于代替上述实施例的读出放大器40(图5)中的晶体管46至49、56和57。
[0143]晶体管71的漏极连接至晶体管43的漏极、电容器Co的一端和读出放大器70的输出端Out，晶体管71的栅极连接至晶体管72的漏极和栅极等，并且电压Vdd被提供给晶体管71的源极。晶体管72的漏极连接至晶体管53的漏极和晶体管71的栅极等，并且电压Vdd被提供给晶体管72的源极。在该示例中，晶体管71和晶体管72的尺寸(栅极宽度w及栅极长度L)彼此相同。由于这种构造，晶体管71和72构成了所谓的电流镜像电路。
[0144]利用上述这种构造，在读出放大器70中，当控制信号SE处于高电平(有效)时，输入端Inl和In2的电压被设置为偏置电压Vbias。因此，检出电流Idet从晶体管43流向输入端Inl，并且参考电流Iref按晶体管72、晶体管53和输入端In2的顺序流动。通过由晶体管71和72构成的电流镜像电路，等于参考电流Iref的电流流过晶体管71。因此，对应于参考电流Iref与检出电流Idet之间的差值(Iref—Idet)的电流流入电容器Co的所述一端，且电容器Co的所述一端处的电压(信号SAout)发生改变。即使通过如上所述的这样简单构造，也可以实现与上述实施例的效果相同的效果。
[0145]此外，图15中的构造可以与图16中的构造相结合。
[0146]变形例1-2
[0147]虽然在上述实施例中，偏置电压Vbias被施加给记忆元件21，并且基于利用该偏置电压Vbias而在记忆元件21中生成的电流来执行数据读取操作，但是本发明不限于这些。可供选择的方案是，例如，可以使预定电流流过记忆元件21，从而基于利用该电流而在记忆元件21中生成的电压来执行数据读取操作。在下面，将详细地说明本变形例的读出放大器80。
[0148]图17图示了读出放大器80的一个构造示例。读出放大器80包括:参考电流源81 ;晶体管82至88、93至95、97和98。晶体管84、85、88、94、95和98是N型MOS晶体管，且晶体管82、83、86、87、93和97是P型MOS晶体管。
[0149]参考电流源81生成参考电流Iref，晶体管82的漏极等连接至参考电流源81的一端，并且电压Vss被提供给参考电流源81的另一端。晶体管82的漏极连接至参考电流源81的所述一端、晶体管82的栅极等，并且电压Vdd2被提供给晶体管82的源极。
[0150]晶体管83的漏极连接至晶体管84的漏极，晶体管83的栅极连接至晶体管82的栅极等，并且电压Vdd2被提供给晶体管83的源极。在该示例中，晶体管82和83的尺寸(栅极宽度w及栅极长度L)彼此相同。由于这种构造，晶体管82和83构成了所谓的电流镜像电路。晶体管84的漏极连接至晶体管83的漏极，晶体管84的栅极连接至读出放大器80的使能端EN，并且晶体管84的源极连接至输入端Inl和晶体管87的栅极等。晶体管85的漏极连接至输入端Inl等，晶体管85的栅极连接至反相器51的输出端，并且电压Vss被提供给晶体管85的源极。[0151]晶体管93至95各者的连接与上述晶体管83至85各者的连接相同。
[0152]晶体管86的漏极连接至晶体管87的源极和晶体管97的源极，晶体管86的栅极连接至反相器51的输出端，并且电压Vdd被提供给晶体管86的源极。晶体管87的漏极连接至晶体管88的漏极和栅极等，晶体管87的栅极连接至输入端Inl等，并且晶体管87的源极连接至晶体管86的漏极等。晶体管88的漏极连接至晶体管88的栅极和晶体管87的漏极，并且电压Vss被提供给晶体管88的源极。晶体管97的漏极连接至晶体管98的漏极和电容器Co的所述一端，晶体管97的栅极连接至输入端In2，并且晶体管97的源极连接至晶体管86的漏极等。晶体管98的漏极连接至晶体管97的漏极和输出端Out,晶体管98的栅极连接至晶体管88的栅极等，并且电压Vss被提供给晶体管98的源极。晶体管86至88、97和98构成了放大电路。
[0153]利用上述这种构造，在读出放大器80中，当控制信号SE处于高电平(有效)时，等于已经由参考电流源81生成的参考电流Iref的电流按晶体管83、晶体管84、输入端InU列开关13和记忆元件21的顺序流动，且按晶体管93、晶体管94、输入端In2和参考存储单元29的顺序流动。因此，在输入端Inl生成了与记忆元件21的电阻值R对应的电压，而在输入端In2生成了与参考存储单元29的记忆元件的电阻值对应的电压。然后，由晶体管86至88、97和98构成的放大电路基于在输入端Inl处生成的电压与在输入端In2处生成的电压之间的差值而生成信号SAout。即使通过如上所述的这样简单构造，也可以实现与上述实施例的效果相同的效果。
[0154]变形例1-3
[0155]虽然在上述实施例中，当记忆元件21的电阻状态是低电阻状态LRS时偏置电压施加周期Pbias被减小，但是本发明不限于此。可供选择的方案是，也可以当电阻状态是高电阻状态HRS时偏置电压施加周期Pbias被减小。在下面，将详细地说明本变形例。
[0156]图18图示了本变形例的读取部90B的一个构造示例。读取部90B包括电压生成部92和反相器93。电压生成部92生成参考电压Vref和预充电电压Vpre2。预充电电压Vpre2是从参考电压Vref中减去了偏移电压Vos之后的电压(Vref — Vos)。反相器93是用于使来自延迟电路34的输出信号Cout2在逻辑上反相且将该经过反相的信号提供给AND电路36的电路。
[0157]图19和图20图示了读取记忆元件21中的电阻数据的操作示例的时序图。图19表示记忆元件21的电阻状态是高电阻状态HRS的情况，而图20表示记忆元件21的电阻状态是低电阻状态LRS的情况。当记忆元件21的电阻状态是高电阻状态HRS时，本变形例的读取部90B在时刻t41开始向记忆元件21施加偏置电压Vbias，然后在如图19所示的读取周期Pread内的时刻t43停止该偏置电压Vbias的施加。
[0158]即使通过如上所述的这样的构造，也能够使读取干扰难以发生。S卩，由于记忆元件21的电阻值R通常是变化的，所以期望的是不管其电阻值R怎样变化，读取部90B都能确保数据读取操作的执行。在该示例中，在高电阻状态HRS下，由于电阻值R越小，信号SAout在读取周期Pread内变化得越慢，所以理想的是将读取周期Pread设置为足够长的时间，从而在电阻值R被最小化的状况下能正常地执行数据读取操作。即，在高电阻状态HRS下，读取周期Pread的长度被这样设置:即使在电阻值R变化成最小值的状况下，也能正常地执行数据读取操作。另一方面，在高电阻状态HRS下，按如上所述而被设置的读取周期Pread可能对于例如电阻值R变化成最大值时的个体来说太长。因此，如同在本变形例中这样，当记忆元件21的电阻状态是高电阻状态HRS时，通过减小与电阻值R对应的偏置电压施加周期Pbias，可以使读取干扰难以发生。
[0159]此外，例如，当记忆元件21是在高电阻状态HRS下比在低电阻状态LRS下更容易发生读取干扰的类型的记忆元件时，使用读取部90B就使得在高电阻状态HRS下能够减少积分时间，且能够减小发生读取干扰的可能性。
[0160]变形例1-4
[0161]虽然在上述实施例中，有锁存电路39设置于读取部30B中，但是本发明不限于此。可供选择的是，例如，如图21所示，可以设置有触发电路以代替锁存电路39。本变形例的读取部100B包括触发电路109。触发电路109是边沿触发型电路，且包括负逻辑输入端CK。该输入端CK连接至AND电路36的输出端等，并且控制信号SE被提供给该输入端CK。触发电路109根据控制信号SE的上升而对信号Cout进行采样，然后将所采样的信号Cout作为信号Dout输出。即使通过如上所述的这样的构造，也可以实现与上述实施例的效果相同的效果。
[0162]变形例1-5
[0163]虽然在上述实施例中，将参考存储单元29设置于存储单元阵列10中，但是本发明不限于此。可供选择的是，例如，参考存储单元29可以独立于存储单元阵列10而设置着。具体地，参考存储单元29可以设置在读取部30中和/或可以在读取部30附近独立于存储单元阵列10而设置着。在上述各情况下，参考存储单元29可以以与存储单元20 —样的方式构造而成，或者可以以不同的方式构造而成(例如，多晶硅电阻器、MOS晶体管、扩散电阻器等)。此外，参考存储单元29可以被构造成用于让参考电流Iref流动的电流源。
[0164]虽然已经通过给出一些实施例和变形例而说明了本发明，但是本发明不限于这些实施例和变形例，且可以以各种方式修改本发明。
[0165]例如，记忆元件21不限于图2等所示的构造，且可以具有任意其他构造。具体地，记忆元件可以是例如相变式记忆元件、由过渡金属氧化物等制成的电阻变化式元件等。此夕卜，记忆元件可以是在利用磁场且通过自旋注入来存储信息的MRAM(Magneto—resistiveRandom Access Memory,磁致电阻随机存取存储器)等中所使用的MTJ(Magnetic TunnelJunct1n,磁隧道结)。
[0166]此外，本发明涵盖了本文中所说明的和本文中所包含的各种实施例之中的一些或所有实施例的任意可能的组合。
[0167]从本发明的上述示例性实施例中，至少可以实现下面的技术方案。
[0168](I) 一种半导体装置，其包括:
[0169]记忆元件，它被构造成能够采取彼此可区别开的多个电阻状态；
[0170]偏置施加部，它被构造用来在偏置施加周期内向所述记忆元件施加偏置信号；以及
[0171]判定部，它被构造用来基于检出信号而判定所述记忆元件的电阻状态，所述检出信号是在被施加了所述偏置信号的所述记忆元件中生成的，
[0172]其中，当由所述判定部判定的所述电阻状态是所述多个电阻状态之中预定的一个电阻状态时，所述偏置施加部根据所述记忆元件的电阻值来设定所述偏置施加周期的长度。
[0173](2)根据(I)所述的半导体装置，其中，所述判定部包括:
[0174]读出放大器，它被构造用来基于所述检出信号而生成第一信号，所述第一信号的电压在所述偏置施加周期内沿与所述记忆元件的所述电阻状态对应的电压方向且以与所述记忆元件的所述电阻值对应的速度发生变化；以及
[0175]比较器，它被构造用来通过比较所述第一信号的所述电压与参考电压而生成第二信号，所述第二信号表示出所述记忆元件的所述电阻状态。
[0176](3)根据(2)所述的半导体装置，其还包括信号生成部，所述信号生成部被构造用来生成读取控制信号，
[0177]其中所述偏置施加部包括:
[0178]脉冲信号生成电路，它被构造用来生成脉冲信号，所述脉冲信号的脉冲周期是从所述读取控制信号变为有效的时刻至与所述第二信号发生变化的时刻同步的时刻的周期；以及
[0179]施加电路，它被构造用来基于所述脉冲信号而选择性地向所述记忆元件施加所述
偏置信号。
[0180](4)根据(3)所述的半导体装置，其中，所述判定部还包括预充电电路，所述预充电电路被构造用来在所述脉冲周期之前的准备周期内将所述第一信号的所述电压设定成与所述参考电压不同的预充电电压。
[0181](5)根据⑷所述的半导体装置，其中，
[0182]所述多个电阻状态是包括高电阻状态和低电阻状态的两个电阻状态，并且
[0183]所述预充电电压是沿当所述记忆元件处于所述高电阻状态时所述第一信号发生变化的电压方向偏离所述参考电压的电压。
[0184](6)根据(5)所述的半导体装置，其中，所述记忆元件在所述低电阻状态下比在所述高电阻状态下更容易弓I起读取干扰。
[0185](7)根据(4)所述的半导体装置，其中，
[0186]所述多个电阻状态是包括高电阻状态和低电阻状态的两个电阻状态，并且
[0187]所述预充电电压是沿当所述记忆元件处于所述低电阻状态时所述第一信号发生变化的电压方向偏离所述参考电压的电压。
[0188](8)根据(4)至(7)中任一者所述的半导体装置，其中，所述预充电电路基于所述读取控制信号来设定所述第一信号的所述电压。
[0189](9)根据(3)至⑶中任一者所述的半导体装置，其中，
[0190]所述偏置施加部还包括延迟电路，所述延迟电路被构造用来延迟所述第二信号，并且
[0191]所述脉冲周期是直到被延迟的所述第二信号发生变化的时刻为止的周期。
[0192](10)根据(3)至(9)中任一者所述的半导体装置，其中，所述判定部还包括锁存电路，所述锁存电路被构造用来在所述脉冲周期内将所述第二信号作为输出信号输出，并且在除了所述脉冲周期以外的周期内保持所述输出信号。
[0193](11)根据(3)至(9)中任一者所述的半导体装置，其中，所述判定部还包括触发电路，所述触发电路被构造用来在所述脉冲周期的结束时刻对所述第二信号进行采样，保持采样结果，且输出所述采样结果。
[0194](12)根据(I)至(11)中任一者所述的半导体装置，其中，所述偏置信号是电压信号，并且所述检出信号是电流信号。
[0195](13)根据⑴至(11)中任一者所述的半导体装置，其中，所述偏置信号是电流信号，并且所述检出信号是电压信号。
[0196](14)根据(I)所述的半导体装置，其中，所述记忆元件包括两个端子，并且通过利用所述电阻状态的根据施加于所述两个端子间的电位差的极性而发生的可逆变化来存储信息。
[0197](15)根据⑴所述的半导体装置，其中，
[0198]所述记忆元件包括记忆层，在所述记忆层中，离子源层和电阻变化层层叠着，并且
[0199]所述离子源层包含从由碲、硫和硒构成的群组中选择的至少一种硫族元素，且包含可正电离的金属元素。
[0200](16) —种信息读取方法，其包括:
[0201]在偏置施加周期内向记忆元件施加偏置信号，所述记忆元件被构造成能够采取彼此可区别开的多个电阻状态；
[0202]基于检出信号来判定所述记忆元件的电阻状态，所述检出信号是在被施加了所述偏置信号的所述记忆元件中生成的；以及
[0203]当所判定的所述电阻状态是所述多个电阻状态之中预定的一个电阻状态时，根据所述记忆元件的电阻值来设定所述偏置施加周期的长度。
[0204]本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
[0205]相关申请的交叉参考
[0206]本申请要求2013年3月6日提交的日本优先权专利申请JP2013—044173的优先权,因此将该日本优先权申请的全部内容以引用的方式并入本文。
【权利要求】
1.一种半导体装置，其包括: 记忆元件，它被构造成能够采取彼此可区别开的多个电阻状态； 偏置施加部，它被构造用来在偏置施加周期内向所述记忆元件施加偏置信号；以及判定部，它被构造用来基于检出信号而判定所述记忆元件的电阻状态，所述检出信号是在被施加了所述偏置信号的所述记忆元件中生成的， 其中，当由所述判定部判定的所述电阻状态是所述多个电阻状态之中预定的一个电阻状态时，所述偏置施加部根据所述记忆元件的电阻值来设定所述偏置施加周期的长度。
2.根据权利要求1所述的半导体装置，其中所述判定部包括: 读出放大器，它被构造用来基于所述检出信号而生成第一信号，所述第一信号的电压在所述偏置施加周期内沿与所述记忆元件的所述电阻状态对应的电压方向且以与所述记忆元件的所述电阻值对应的速度发生变化；以及 比较器，它被构造用来通过比较参考电压与所述第一信号的所述电压而生成第二信号，所述第二信号表示出所述记忆元件的所述电阻状态。
3.根据权利要求2所述的半导体装置，其还包括信号生成部，所述信号生成部被构造用来生成读取控制信号， 其中，所述偏置施加部包括:脉冲信号生成电路，它被构造用来生成脉冲信号，所述脉冲信号的脉冲周期是从所述读取控制信号变为有效的时刻至与所述第二信号发生变化的时刻同步的时刻的周期；以及施加电路，它被构造成基于所述脉冲信号而选择性地向所述记忆元件施加所述偏置信号。
4.根据权利要求3所述的半导体装置，其中，所述判定部还包括预充电电路，所述预充电电路被构造用来在所述脉冲周期之前的准备周期内将所述第一信号的所述电压设定成与所述参考电压不同的预充电电压。
5.根据权利要求4所述的半导体装置，其中， 所述多个电阻状态是包括高电阻状态和低电阻状态的两个电阻状态，并且所述预充电电压是沿当所述记忆元件处于所述高电阻状态时所述第一信号发生变化的电压方向偏离所述参考电压的电压。
6.根据权利要求5所述的半导体装置，其中，所述记忆元件在所述低电阻状态下比在所述高电阻状态下更容易引起读取干扰。
7.根据权利要求4所述的半导体装置，其中， 所述多个电阻状态是包括高电阻状态和低电阻状态的两个电阻状态，并且所述预充电电压是沿当所述记忆元件处于所述低电阻状态时所述第一信号发生变化的电压方向偏离所述参考电压的电压。
8.根据权利要求4所述的半导体装置，其中，所述预充电电路基于所述读取控制信号来设定所述第一信号的所述电压。
9.根据权利要求3所述的半导体装置，其中， 所述偏置施加部还包括延迟电路，所述延迟电路被构造用来延迟所述第二信号，并且 所述脉冲周期是直到被延迟的所述第二信号发生变化的时刻为止的周期。
10.根据权利要求3所述的半导体装置，其中，所述判定部还包括锁存电路，所述锁存电路被构造用来在所述脉冲周期内将所述第二信号作为输出信号输出，并且在除了所述脉冲周期以外的周期内保持所述输出信号。
11.根据权利要求3所述的半导体装置，其中，所述判定部还包括触发电路，所述触发电路被构造用来在所述脉冲周期的结束时刻对所述第二信号进行采样，保持采样结果，且输出所述采样结果。
12.根据权利要求1至11中任一项所述的半导体装置，其中，所述偏置信号是电压信号，并且所述检出信号是电流信号。
13.根据权利要求1至11中任一项所述的半导体装置，其中，所述偏置信号是电流信号，并且所述检出信号是电压信号。
14.根据权利要求1至11中任一项所述的半导体装置，其中，所述记忆元件包括两个端子，并且通过利用所述电阻状态的根据施加于所述两个端子间的电位差的极性而发生的可逆变化来存储信息。
15.根据权利要求1至11中任一项所述的半导体装置，其中， 所述记忆元件包括记忆层，在所述记忆层中层叠有离子源层和电阻变化层，并且 所述离子源层含有从由碲、硫和硒构成的群组中选择的至少一种硫族元素，且含有可正电离的金属元素。
16.—种信息读取方法,其包括: 在偏置施加周期内向记忆元件施加偏置信号，所述记忆元件被构造成能够采取彼此可区别开的多个电阻状态； 基于检出信号来判定所述记忆元件的电阻状态，所述检出信号是在被施加了所述偏置信号的所述记忆元件中生成的；以及 当所判定的所述电阻状态是所述多个电阻状态之中预定的一个电阻状态时，根据所述记忆元件的电阻值来设定所述偏置施加周期的长度。
【文档编号】G11C16/26GK104036824SQ201410035029
【公开日】2014年9月10日 申请日期:2014年1月24日 优先权日:2013年3月6日
【发明者】椎本恒则 申请人:索尼公司