编程分栅位单元的制作方法
【专利摘要】本公开涉及编程分栅位单元。一种编程分栅存储器的方法，将电压不同地应用于选择的单元和取消选择的单元的端子。对于通过耦合于选择的行和选择的列被编程的单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压，编程是通过将漏极端子耦合于导致了分栅存储单元导电的电流吸收器以及将所述源极端子耦合于第三电压而实现的。对于通过未耦合于选择的行而未被编程的单元，非编程是通过将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压但足够低以阻止编程的第四电压而维持的，其中所述分栅存储单元在所述读期间被取消选择。
【专利说明】编程分栅位单元
【技术领域】
[0001]本发明通常涉及存储器NVM，更具体地说涉及编程分栅位单元(split gate bitcell)0
【背景技术】
[0002]分栅非易失性存储器(NVM)例如包括分栅闪存装置，提供了优于堆叠栅装置的优势。分栅闪存单元表现出了未被选择但是在选择的行上或在选择的列上的存储单元的减少的编程干扰。通常，不管对选择的单元执行的操作如何，选择的行上或选择的列上的单元最可能表现出干扰效应。虽然分栅闪存单元已大幅减少了在选择的行上或在选择的列上的单元的编程干扰问题，未被选择的行/未被选择的列的单元上的擦除位的编程干扰是是主要干扰机制。这些单元在分栅设计中易受影响的原因之一是应用于未被选择的单元的特定应力比应用于被选择的行/未被选择的列上或未被选择的行/被选择的列上的单元的应力适用于更多的周期。
【专利附图】
【附图说明】
[0003]本发明通过举例的方式说明并没有被附图所限制，在附图中类似的参考符号表示相似的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。
[0004]图1根据本发明的一个实施例，以方框图的形式说明了有存储阵列的存储系统。
[0005]图2根据本发明的一个实施例，以示意图的形式更详细地说明了图1的存储阵列的一部分。
[0006]图3以表格的形式说明了在编程存储系统期间应用于图1的阵列的各个位单元的示例编程电压。
[0007]图4根据本发明的一个实施例，说明了图1的存储阵列的位单元的分栅装置的截面图。
【具体实施方式】
[0008]在编成分栅NVM中的选择的分栅存储单元期间，未被选择的擦除位的应用偏差可能导致一个或多个未被选择的擦除位在非有意地被编程。编程干扰通常是由带带(band toband)载流子生成以及源极到漏极泄漏电流引起的，其中泄漏可能导致电子在非有意地被注入分栅NVM的未被选择的擦除位。随着技术的进步和分栅存储单元的选择栅氧化物厚度的减小，带带载流子生成变为更占主导地位的编程干扰源。因此，在一个实施例中，为了减少编程干扰，应用于存储器的未被选择的行上的存储单元的选择栅极(例如，字线)的偏置电压被设置为特定选择栅极偏置电压，从而减少了带带载流子生成。在一个实施例中，该选择栅极偏置电压是大于在读操作期间应用于取消选择的分栅存储单元的选择栅极的电压的电压。在编程期间应用于未被选择的行上的存储单元的选择栅极偏置电压减小了这些分栅存储单元的间隙区域内的频带偏移(band bending)。所述频带偏移的减小是由于选择栅极和控制栅极之间以及选择栅极和源极之间的电势差的减小。减小频带偏移就减小了在间隙区域中生成的电子/空穴对，从而减小了未被选择的行上的存储单元内的电子注入。以这种方式，编程干扰可能会减少。
[0009]图1根据本发明的一个实施例，以方框图的形式说明了存储系统10。存储系统10包括分栅存储单元阵列20 ;所述阵列包括多个存储单元，例如存储单元26、28、30、32、34和36。阵列20可以被分割成任何数量的扇区。在例示的实施例中，阵列20包括M+1个扇区，例如扇区O、扇区1、...扇区M。存储器10还包括行电路12、列电路14、控制电路18和I/O电路16。控制电路18耦合于每一个行电路12和列电路14，列电路14耦合于I/O电路16。I/O电路16也耦合于行电路12和控制电路18。阵列20包括任何数量的位线，包括BL0、BL1、BL2等等。这些位线中的每一个都耦合于列电路14，其可能包括适当的感测和写入电路以读取/写入到阵列20的位单元。阵列20的每一个扇区包括任何数量的字线。例如，扇区O包括 N+1 个字线:WL00、WL01、...WLON 以及扇区 I 包括 N+1 个字线:WL10、WL11、...WL1N。这些字线中的每一个都耦合于行电路12。存储单元耦合于每一条字线和位线的交叉点。在例示的实施例中，存储单元26耦合于WLOO和BLO并且位于扇区O内；存储单元28耦合于WLOO和BLl并且位于扇区O内；存储单元30耦合于WLOl和BLO并且位于扇区O内；存储单元32耦合于WLOl和BLl并且位于扇区O内；存储单元34耦合于WLlO和BLO并且位于扇区I内，以及存储单元36耦合于WLlO和BLl并且位于扇区I内。注意，每一条字线可以被称为阵列20的行以及每一条位线可以被称为阵列20的列。正如在下面将要更详细描述的，行电路12给每一条字线提供了适当的电压值，其中字线耦合于每一个存储单元的选择栅极。I/O电路16根据读取和写入阵列20的需要与行电路12、列电路14和控制电路18互通。控制电路18还给阵列20的每一个存储单元的控制栅极和源极端子提供了适当的电压值。例如，扇区O的每一个存储单元的控制栅被耦合以接收控制栅极电压CGO ;扇区O的每一个存储单元的源极端子被耦合以接收源极端子电压SRCO ;扇区I的每一个存储单元的控制栅极被耦合以接收控制栅极电压CGl以及扇区I的每一个存储单元的源极端子被耦合以接收源极端子电压SRCl。在例示的实施例中，扇区内的每一个存储单元接收了相同的控制栅极电压和相同的源极端子电压。即，在例示的实施例中，注意，在每一个扇区内，控制栅极电压(例如，CG0、CG1等等)是共用电压节点以及源极端子电压(例如，SRC0、SRC1等等)是共用电压节点。
[0010]图2更详细地说明了阵列20的一部分。图2说明了存储单元26、28、30、32、34和36。存储单元26有被耦合用于接收CGO的控制栅极、耦合于WLOO的选择栅极、被耦合用于接收SRCO的源极端子以及耦合于BLO的漏极端子。存储单元28有被耦合用于接收CGO的控制栅极、耦合于WLOO的选择栅极、被耦合用于接收SRCO的源极端子以及耦合于BLl的漏极端子。存储单元30有被耦合用于接收CGO的控制栅极、耦合于WLOl的选择栅极、被耦合用于接收SRCO的源极端子以及耦合于BLO的漏极端子。存储单元32有被耦合用于接收CGO的控制栅极、耦合于WLOl的选择栅极、被耦合用于接收SRCO的源极端子以及耦合于BLl的漏极端子。存储单元34有被耦合用于接收CGl的控制栅极、耦合于WLlO的选择栅极、被耦合用于接收SRCl的源极端子以及耦合于BLO的漏极端子。存储单元36有被耦合用于接收CGl的控制栅极、耦合于WLlO的选择栅极、被耦合用于接收SRCl的源极端子以及耦合于BLl的漏极端子。[0011]在编程操作期间，阵列20的特定存储单元被选择用于通过访问地址和对应于访问请求的数据进行编程。行电路12激活了对应于访问地址的选择的字线以及列电路14将电流吸收器耦合于对应于所述访问地址的所选择的位线，从而导致选择的存储单元导电。在例示的实施例中，假设对于编程操作，存储单元26被选择用于编程，以及存储单元28、30、32、34和36未被选择。在这种情况下，由于所选择的字线位于扇区O内，扇区O被选择；所有其它扇区，包括扇区I将被取消选择(deselect)。如果存储单元26被选择，那么WLOO被激活，并且列电路14内的电流吸收器耦合于所选择的位线BL0。
[0012]图3以表格的形式说明了在编程操作期间可以被应用于每个存储单元的电压值。
[0013]表格的第一列指存储单元位置。对于每一个存储单元位置，第一对字母表示存储单元是耦合于所选择的行(SR)还是耦合于未被选择的行(UR)，以及第二对字母表示存储单元是耦合于所选择的列(SC)还是耦合于未被选择的列(UC)。而且，表格中的前四行对应于选择扇区(即，用于编程的所选择的存储单元所在的扇区)的不同存储单元位置。因此，选择扇区的每一个存储单元是以下四个位置之一:SRSC、SR UC, UR SC和UR UC。例如，参照图2，其中假设存储单元26被选择用于编程，存储单元26是耦合于选择的行和选择的列的存储单元，因此在SR SC位置；存储单元28耦合于选择的行和未被选择的列，因此在SR UC位置；存储单元30耦合于未被选择的行和选择的列，因此在UR SC位置，以及存储单元32率禹合于未被选择的行和未被选择的列，因此在UR UC位置。注意,在扇区O内的稱合于WLOO(而不耦合于BL0)的所有存储单元将被认为在SR UC位置；扇区O内的耦合于BLO (而不耦合于WLOO)的所有存储单元将被认为在UR SC位置，以及扇区O内的既不耦合于WLOO也不耦合于BLO的所有存储单元将被认为在UR UC位置。返回参照图3，表格中的接下来的二行对应于未被选择的(即取消选择的)扇区(即，不包含所选择的存储单元的任何扇区)的不同存储单元位置。因此，未被选择的扇区的每一个存储单元在以下两个位置中的其中一个:UR SC和UR UC。例如，参照图2，其中假设存储单元26被选择用于编程，存储单元34是耦合于被选择的行和选择的列的存储单元，因此在UR SC位置；以及存储单元36是耦合于未被选择的行和未被选择的列的存储单元，因此在UR UC位置。注意，除了扇区0，任何扇区内的耦合于BLO的所有存储单元将被认为在UR SC位置；以及除了扇区0，任何扇区内的非耦合于BLO的所有存储单元将被认为在UR UC位置。
[0014]在编程选择的存储单元26期间，源侧注入被用于将电子存储到存储单元的电荷存储层中。这是通过在漏极和源极端子之间流动电流并且将高电压应用于控制栅极将电子从流动电流注入到电荷存储层完成的。这种电荷存储层可能包括用于存储电子的纳米晶体。因此，根据图3的表格，为了编程选择的存储单元26，9V的电压可以被应用于控制栅极(CG0), 1.0V的电压可以被应用于选择栅极(WL00)，BLO可以耦合于导致了漏极端子上的大约0.3V的下沉电压(sink voltage)的电流吸收器，以及5V的电压可以被应用于源极端子(SRC0)。在这种情况下，存储单元26的源极端子SRCO上的电压以及将BLO耦合于电流吸收器导致了存储单元26导电，以便从源极端子到BLO流动电流，以及应用于控制栅极的高电压导致了电子被注入到存储单元26中。因此，注意，在编程操作期间，选择的存储单元的漏极端子起到源极的作用，而源极端子起到漏极的作用。然而，在读操作期间(根据本领域已知的那样被执行)，漏极端子起到漏极的作用以及源极端子起到源极的作用。
[0015]注意，对于所选择的扇区，相同的电压值(例如，9V)被应用于所选择的扇区内的所有存储单元的控制栅极，以及相同的电压值(例如，5V)的被应用于所选择的扇区内的所有存储单元的源极端子。对于耦合于未被选择的列的存储单元，存储单元的漏极端子(通过相应的位线)耦合于大于应用于选择栅极的电压的电压。在图3的例子中，这个电压可以是
1.25V。此外，对于耦合于未被选择的行和未被选择的列的存储单元，存储单元的漏极端子(通过相应的位线)也可以耦合于大于应用于选择栅极的电压的电压，例如，1.25V。注意，对于耦合于选择的列的存储单元，漏极端子(即，相应的位线)耦合于可能导致了每个漏极端子上的下沉电压的电流吸收器。这个下沉电压可以是0.3V。因此，正如图3的例子所例示的，对于在编程操作期间(从而在SR SC位置)被编程的分栅存储单元，应用于控制栅极的电压大于应用于选择栅极的电压并且大于应用于源极端子的电压。此外，注意，应用于耦合于选择的行(因此在SR SC或SR UC位置)的存储单元的选择栅极的电压，大于应用于耦合于未被选择的行(因此在URSC或UR UC位置)的存储单元的选择栅极的电压。此外，应用于源极端子的电压大于应用于SR SC或SR UC位置中的存储单元的选择栅极的电压。
[0016]在编程选择的存储单元26期间，扇区O内非耦合于WLOO的任何存储单元的选择栅极被设置为选择栅极偏置电压，从而减少了带带载流子生成。在一个实施例中，该选择栅极偏置电压大于在读操作期间应用于取消选择的存储单元的选择栅极的电压(可以被称为而VSGread_deselected)。在当前例子中,OV (或接地)在读操作期间被提供给取消选择的存储单元的选择栅极，而0.2V被提供给非耦合于WLOO的存储单元的选择栅极。因此，
0.2V的选择栅极偏置电压大于在读操作期间应用于取消选择的存储单元的选择栅极的电压。此外，在一个实施例中，应用于非耦合于所选择的行的存储单元的选择栅极偏置电压小于或等于选择的位线的位线电压加上存储单元的阈值电压(“VBL+Vt”)。因此，参照图2和图3的例子，阈值电压可以是0.5V，并注意，0.2V小于或等于“0.3V+0.5V”。S卩，选择栅极偏置电压可以小于在所述漏极端子上的电压(对应于VBL)以上(above)的存储单元的阈值电压(Vt)。通过将该选择栅极偏置电压应用于非耦合于所选择的字线的任何存储单元，就减少了这些存储单元中的带带泄漏电流。注意，随着该选择栅极偏置电压从等于VSGreacLdeselected的值增大到至多“VBL+Vt”,带带载流子生成减少。因此,虽然大于VSGread_deselected的选择栅极偏置电压可能增加了源极-漏极的电流泄漏，由于作为占主导地位的编程干扰源的带带载流子生成的减少，整体编程干扰也被减少。
[0017]仍参照图3，注意，在编程过程中，在编程期间应用于非耦合于选择的字线的选择的扇区的存储单元的相同的选择栅极偏置电压可以被应用于未被选择的扇区内的所有存储单元的选择栅极。此外，对于未被选择的扇区，将电压应用于控制栅极和源极端子以确保存储单元保持关闭。因此，在图3例示的实施例中，1.5V被应用于未被选择的扇区(例如，存储单元34和36)的任何存储单元的控制栅极(CG1)。在一个实施例中，应用于未被选择的扇区内的所有存储单元的选择栅极(例如，SG)的相同的值也被应用于未被选择的扇区内的任何存储单元的源极端子(SRCl)。
[0018]图4例示了可以用于阵列20的存储单元的分栅存储单元40的例子。存储单元40包括衬底42 ;所述衬底有源极/漏极区域52和54、位于源极/漏极区域52和54之间的衬底42的第一部分上的选择栅极介电质58、位于选择栅极介电质58上的选择栅极46、位于源极/漏极区域52和54之间的衬底42的第二部分(相邻衬底42的第一部分)上并且重叠了选择栅极46的侧壁的电荷存储层48以及位于电荷存储层48上的控制栅极44。存储单元40还包括相邻于SG46上的CG44的第一侧壁的衬垫60和间隔件68、源极/漏极区域54上的相邻于SG46的侧壁的衬垫62和间隔件66以及源极/漏极区域52上的相邻于CG44的第二侧壁的衬垫64和间隔件70。电荷存储层可能包括多个被绝缘材料包围的纳米晶体50。注意，控制栅极44和选择栅极46的相邻侧壁之间的间隔导致了衬底42中的间隙区域56，其中电荷存储层48位于所述间隔内。当存储单元40在编程操作期间处于未被选择的行中，大于当存储单元40在读操作期间被取消选择的时候应用于选择栅极46的电压且小于VBL+Vt的电压被应用于选择栅极46。
[0019]注意，正是形成于间隙区域56处的电场在编程操作期间影响了未被选择的存储单元的编程干扰。所述间隙区域上的电场导致了引起生成电子/空穴对的频带偏移。例如，当存储单元40没有被选择用于编程操作的时候，所述间隙区域56上的电场是由源极端子电压(例如，被应用于源极/漏极区域52的SRC0)和选择栅极电压(例如，被应用于选择栅极46的SG)之间的电压差以及控制栅极端子电压和选择栅极电压之间的电压差决定的。通过将选择栅极电压从在读操作期间是未被选择的时候其接收的电压(例如，0V)在存储单元40未被选择的编程操作期间增大到0.2V，带隙区域56上的电场可以被降低。以这种方式，带带载流子生成被减少，以便相比于应用较低的电压，在编程操作期间生成较少的电子/空穴对。因此，通过应用大于当在读操作期间未被选择的时候应用的电压但小于或等于位线电压(源极/漏极区域54上的电压)加上存储单元40的阈值电压的选择栅极电压，减少的编程干扰可以被实现。而且，注意，相比于所选择的存储单元(在SR SC位置)，应用于未被选择的存储单元(例如在UR SC、UR UC或SR UC位置的那些存储单元)的应力从多个存储周期的编程操作接收的应力。在UR UC位置的未被选择的存储单元从编程接收了最多的应力，接着是在UR SC位置的未被选择的存储单元。因此，通过在编程操作期间减少这些未被选择的存储单元中的带带载流子生成，对整体编程干扰的更大影响可以被实现。
[0020]目前应了解，已提供了一种用于编程分栅NVM中的带有减少的编程干扰的分栅存储单元的方法。例如，通过给耦合于未被选择的行的任何存储单元的选择栅极应用大于当在读操作期间未被选择的时候应用于选择栅极的电压但小于或等于大于漏极端子上的电压，减少的带带载流子生成可以为这些耦合于未被选择的行的存储单元而实现。而且，虽然应用于耦合于未被选择的行的存储单元的选择栅极的电压可能导致增加源极-漏极泄漏，由于带带生成泄漏在编程干扰中的主导地位以及相比于所选择的行的存储单元，将应力应用于未被选择的行的存储单元期间的较大周期数量，分栅NVM存储器的擦除位的整体编程干扰可以被减少。
[0021 ] 本发明所描述的半导体衬底可以是任何半导体材料或材料的组合，例如砷化镓、娃错、绝缘体上娃(SOI)、娃、单晶娃等等，以及上面材料的组合。
[0022]由于实施本发明的器具大部分是由本领域所属技术人员所熟知的电子元件以及电路组成，为了本发明基本概念的理解以及认识，并且为了不混淆或偏离本发明所教之内容，电路的细节不会在比上述所说明的认为有必要的程度大的任何程度上进行解释。
[0023]关于具体导电类型或电位极性，虽然本发明已被描述，技术人员知道导电类型和电位极性可以是相反的。
[0024]虽然本发明的描述参照具体实施例，在不脱离正如以下权利要求所陈述的本发明范围的情况下，可以进行各种修改以及变化。例如，不同的分栅配置可以被用于实现每一个存储单元。因此，说明书以及附图被认为是例示性而不是限制性的，并且所有这些修改是为了包括在本发明范围内。关于具体实施例，本发明所描述的任何好处、优点或解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或本质特征或元素。
[0025]本发明所使用的术语“耦合”不旨在限定为直接耦合或机械耦合。
[0026]此外，本文所用的用语“一个”或“一种”被定义为一个或多个。并且，在权利要求中所用词语如“至少一个”以及“一个或多个”不应该被解释以暗示通过不定冠词“一个”或“一种”引入的其它权利要求元素限定任何其它特定权利要求。所述特定权利要求包括这些所介绍的对发明的权利元素，所述权利元素不仅仅包括这样的元素。即使当同一权利要求中包括介绍性短语“一个或多个”或“至少一个”以及不定冠词，例如“一个”或“一种”。使用定冠词也是如此。
[0027]除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素的。因此，这些术语不一定表示这些元素的时间或其它优先次序。
[0028]下面是本发明的各种实施例。
[0029]项目I包括一种在分栅存储器中选择性地编程的方法，分栅存储器有以行和列排列的分栅存储单元的第一扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子。所述选择性地编程的方法包括:对于被选择用于通过耦合于选择的行和选择的列而编程的分栅存储单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压、将所述漏极端子耦合于导致分栅存储单元导电的电流吸收器、以及将所述源极端子耦合于第三电压；以及对于通过耦合于取消选择的行而未被编程的分栅存储单元，将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压的第四电压，其中所述分栅存储单元在所述读期间被取消选择。项目2包括项目I所述的方法，并且还包括对于通过耦合于取消选择的列和选择的字线而未被编程的分栅存储单元，将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于所述第二电压、将所述漏极端子耦合于大于所述第四电压的第五电压、以及将所述源极端子耦合于所述第三电压。项目3包括项目2所述的方法，并且还包括对于通过耦合于取消选择的行进一步特征在于是耦合于取消选择的列而未被编程的分栅存储单元，将所述漏极端子耦合于所述第五电压。项目4包括项目3所述的方法，并且还包括对于通过耦合于取消选择的行并且进一步特作在于耦合于选择的列而未被编程的分栅存储单元，将所述漏极端子耦合于所述电流吸收器。项目5包括项目4所述的方法，其中所述分栅存储器还包括以行和列排列的且相邻所述第一扇区的第二扇区，其中所述第二扇区的每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、耦合于从所述第一扇区延伸且沿着所述列的所述位线的其中一个的漏极端子、以及源极端子并且还包括对于所述第二扇区的通过所述第二扇区被取消选择且所述列被选择而被取消选择的分栅存储单元，将所述控制栅极耦合于第六电压、将所述选择栅极耦合于所述第四电压、将所述漏极端子耦合于所述电流吸收器、以及将所述源极端子耦合于所述第四电压。项目6包括项目5所述的方法，并且还包括对于所述第二扇区的通过所述第二扇区被取消选择且所述列被取消选择而被取消选择的分栅存储单元，将所述控制栅极耦合于第六电压、将所述选择栅极耦合于所述第四电压、将所述漏极端子耦合于所述第六电压、以及将所述源极端子耦合于所述第四电压。项目7包括项目I所述的方法，其中在所述分栅存储单元没有被编程的时候将所述选择栅极耦合于第四电压进一步特征在于所述分栅存储单元有阈值电压，以及所述第四电压小于在所述漏极端子上的电压以上的所述阈值电压。项目8包括项目I所述的方法，其中在所述分栅存储单元没有被编程的时候将所述选择栅极耦合于第四电压进一步特征在于所述第四电压大于接地电压。项目9包括项目8所述的方法，其中所述第一电压大于所述第二电压和所述第三电压，所述第二电压大于所述第四电压，以及所述第三电压大于所述第二电压。项目10包括项目I所述的方法，其中每一个分栅存储单元的所述漏极端子当被读取的时候起到漏极的作用且当被编程的时候起到源极的作用，以及所述源极端子当被读取的时候起到源极的作用且当被编程的时候起到漏极的作用。
[0030]项目11包括分栅存储器。所述分栅存储器包括以行和列排列的分栅存储单元的第一扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子；以及用于编程的编程电路，通过所述编程电路:对于被选择用于通过耦合于选择的行和选择的列而编程的分栅存储单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压、将所述漏极端子耦合于导致分栅存储单元导电的电流吸收器、以及将所述源极端子耦合于第三电压；以及对于通过耦合于取消选择的行而未被编程的分栅存储单元，将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于被取消选择的所述分栅存储单元的所述选择栅极的电压的第四电压。项目12包括项目11的分栅存储器，其中所述编程电路进一步特征在于将第五电压耦合于通过耦合于取消选择的列被取消选择的分栅存储单元的所述漏极端子，其中所述第四电压小于所述第五电压。项目13包括项目11的分栅存储器，其中所述编程电路进一步特征在于所述电流吸收器导致位于所述电流吸收器所耦合的所述源极端子上的下沉电压，其中所述下沉电压大于所述第四电压。项目14包括项目11的分栅存储器，其中所述编程电路进一步特征在于在读期间应用于被取消选择的所述分栅存储单元的所述栅极的电压被接地。项目15包括项目11的分栅存储器，并且还包括以行和列排列的分栅存储单元的第二扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子；以及所述编程电路进一步特征在于当所述第二扇区在编程分栅存储单元的所述第一扇区期间被取消选择的时候，将所述第四电压耦合于所述第二扇区的所述分栅存储单元的所述选择栅极。
[0031]项目16包括一种用于选择性地编程分栅存储器的方法，包括提供以行和列排列的分栅存储单元的第一扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子；选择列和行以识别要被编程的选择的分栅存储单元以及识别不在选择的行和选择的列二者上的取消选择的分栅存储单元；对于所述选择的分栅存储单元，将第一电压耦合于所述控制栅极、将第二电压耦合于所述选择栅极、将电流吸收器耦合于所述漏极端子、以及将第三电压耦合于所述源极端子；以及对于不在选择的行上的每一个所述取消选择的分栅存储单元，将第四电压耦合于所述选择栅极，其中所述第四电压大于接地电压且小于所述第二电压。项目17包括项目16的方法，并且还包括对于不在选择的行上且不在选择的列上的每一个所述分栅存储单元，将第五电压耦合于所述漏极端子，其中所述第五电压大于所述第四电压。项目18包括项目16的方法，并且还包括对于不在选择的行上但在选择的列上的每一个所述分栅存储单元，将所述电流吸收器耦合于所述漏极端子。项目19包括项目18的方法，其中所述电流吸收器导致所述电流吸收器所耦合的所述漏极端子上的下沉电压，其中所述下沉电压大于所述第四电压。项目20包括项目16的方法，其中将所述第四电压耦合于所述选择栅极进一步特征在于通过小于所述第三电压，借此在编程中，所述源极端子起到漏极的作用以及所述漏极端子起到源极的作用。
【权利要求】
1.一种在分栅存储器中选择性编程的方法，所述分栅存储器有以行和列排列的分栅存储单元的第一扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子，该方法包括: 对于被选择用于通过耦合于选择的行和选择的列而编程的分栅存储单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压、将所述漏极端子耦合于导致所述分栅存储单元导电的电流吸收器、以及将所述源极端子耦合于第三电压；以及 对于通过耦合于取消选择的行而未被编程的分栅存储单元，将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压的第四电压，其中所述分栅存储单元在所述读期间被取消选择。
2.根据权利要求1所述的方法，还包括: 对于通过耦合于取消选择的列和选择的字线而未被编程的分栅存储单元，将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于所述第二电压、将所述漏极端子耦合于大于所述第四电压的第五电压、以及将所述源极端子耦合于所述第三电压。
3.根据权利要求2所述的方法，还包括: 对于通过耦合于取消选择的行并且进一步特征在于耦合于取消选择的列而未被编程的分栅存储单元，将所述漏极端子耦合于所述第五电压。
4.根据权利要求3所述的方法 ，还包括: 对于通过耦合于取消选择的行并且进一步特作在于耦合于选择的列而未被编程的分栅存储单元，将所述漏极端子耦合于所述电流吸收器。
5.根据权利要求4所述的方法，其中所述分栅存储器还包括以行和列排列的且相邻所述第一扇区的第二扇区，其中所述第二扇区的每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、耦合于从所述第一扇区延伸且沿着所述列的所述位线的其中一个的漏极端子、以及源极端子，所述方法还包括: 对于所述第二扇区的通过所述第二扇区被取消选择且所述列被选择而被取消选择的分栅存储单元，将所述控制栅极耦合于第六电压、将所述选择栅极耦合于所述第四电压、将所述漏极端子耦合于所述电流吸收器、以及将所述源极端子耦合于所述第四电压。
6.根据权利要求5所述的方法，还包括: 对于所述第二扇区的通过所述第二扇区被取消选择且所述列被取消选择而被取消选择的分栅存储单元，将所述控制栅极耦合于第六电压、将所述选择栅极耦合于所述第四电压、将所述漏极端子耦合于所述第六电压、以及将所述源极端子耦合于所述第四电压。
7.根据权利要求1所述的方法，其中在所述分栅存储单元没有被编程的时候将所述选择栅极耦合于第四电压进一步特征在于所述分栅存储单元有阈值电压，以及所述第四电压小于在所述漏极端子上的电压以上的所述阈值电压。
8.根据权利要求1所述的方法，其中在所述分栅存储单元没有被编程的时候将所述选择栅极耦合于第四电压进一步特征在于所述第四电压大于接地电压。
9.根据权利要求8所述的方法，其中所述第一电压大于所述第二电压和所述第三电压，所述第二电压大于所述第四电压，以及所述第三电压大于所述第二电压。
10.根据权利要求1所述的方法，其中每一个分栅存储单元的所述漏极端子当被读取的时候起到漏极的作用且当被编程的时候起到源极的作用，以及所述源极端子当被读取的时候起到源极的作用且当被编程的时候起到漏极的作用。
11.一种分栅存储器，包括: 以行和列排列的分栅存储单元的第一扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子；以及 用于编程的编程电路，通过所述编程电路: 对于被选择用于通过耦合于选择的行和选择的列而编程的分栅存储单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压、将所述漏极端子耦合于导致所述分栅存储单元导电的电流吸收器、以及将所述源极端子耦合于第三电压；以及 对于通过耦合于取消选择的行而未被编程的分栅存储单元，将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于被取消选择的所述分栅存储单元的所述选择栅极的电压的第四电压。
12.根据权利要求11所述的分栅存储器，其中所述编程电路进一步特征在于将第五电压耦合于通过耦合于取消选择的列被取消选择的分栅存储单元的所述漏极端子，其中所述第四电压小于所述第五电压。
13.根据权利要求11所述的分栅存储器，其中所述编程电路进一步特征在于所述电流吸收器导致位于所述电流吸 收器所耦合的所述源极端子上的下沉电压，其中所述下沉电压大于所述第四电压。
14.根据权利要求11所述的分栅存储器，其中所述编程电路进一步特征在于在读期间应用于被取消选择的所述分栅存储单元的所述选择栅极的电压被接地。
15.根据权利要求11所述的分栅存储器，还包括: 以行和列排列的分栅存储单元的第二扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子；以及 所述编程电路进一步特征在于当所述第二扇区在编程分栅存储单元的所述第一扇区期间被取消选择的时候，将所述第四电压耦合于所述第二扇区的所述分栅存储单元的所述选择栅极。
16.一种用于选择性地编程分栅存储器的方法，包括: 提供以行和列排列的分栅存储单元的第一扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子； 选择列和行以识别要被编程的选择的分栅存储单元以及识别不在选择的行和选择的列二者上的取消选择的分栅存储单元； 对于所述选择的分栅存储单元，将第一电压耦合于所述控制栅极、将第二电压耦合于所述选择栅极、将电流吸收器耦合于所述漏极端子、以及将第三电压耦合于所述源极端子；以及 对于不在选择的行上的每一个所述取消选择的分栅存储单元，将第四电压耦合于所述选择栅极，其中所述第四电压大于接地电压且小于所述第二电压。
17.根据权利要求16所述的方法，还包括，对于不在选择的行上且不在选择的列上的每一个所述分栅存储单元，将第五电压耦合于所述漏极端子，其中所述第五电压大于所述第四电压。
18.根据权利要求16所述的方法，还包括，对于不在选择的行上但在选择的列上的每一个所述分栅存储单元，将所述电流吸收器耦合于所述漏极端子。
19.根据权利要求18所述的方法，其中所述电流吸收器导致所述电流吸收器所耦合的所述漏极端子上的下沉电压，其中所述下沉电压大于所述第四电压。
20.根据权利要求16所述的方法，其中将所述第四电压耦合于所述选择栅极进一步特征在于通过小于所述第三电压，借此在编程中，所述源极端子起到漏极的作用以及所述漏极 端子起到源极的作用。
【文档编号】G11C16/04GK103971736SQ201410033765
【公开日】2014年8月6日 申请日期:2014年1月24日 优先权日:2013年1月28日
【发明者】C·M·洪, R·J·西兹代克, B·A·温斯蒂亚德 申请人:飞思卡尔半导体公司