专利名称：单栅非易失性快闪存储单元的制作方法
技术领域：
本发明涉及一种使用单栅的非易失性浮栅存储单元，更具体地说，其中制造该浮栅存储单元的工艺与常规的CMOS工艺相兼容。
背景技术：
利用浮栅存储电子进行编程的单个多晶电可编程只读存储器(EPROM)单元是本领域中公知的。参见，例如，美国专利No.6,678,190。单多晶硅栅EPROM器件的优势在于单多晶硅栅与常规的CMOS工艺相兼容。因此，例如，在嵌入式应用中，该工艺不必被改变以制造嵌入式器件的逻辑部分以及该器件的非易失性浮栅存储部分。
参见图1，所示的是现有技术的单栅EPROM器件10的截面图，如美国专利6,678,190中所示。该单栅EPROM浮栅存储单元10由N型衬底12或N阱12制成。均为P+型的第一区域14，第二区域16和第三区域18位于该N阱或N型衬底12中。该第一区域14，第二区域16和第三区域18中的每一个彼此间隔开，以限定在第一区域14与第二区域16之间的第一沟道区域24和在第二区域16与第三区域18之间的第二沟道区域26。位于第一沟道区域24之上的是与第一沟道区24间隔开并且绝缘的第一多晶硅栅20。该第一栅20覆盖该第一沟道区域24，但是与第一区域14和第二区域16少量重叠或不重叠。第二多晶硅栅22，浮栅22，与第二沟道区域26间隔开并且绝缘。该第二多晶硅栅22也延伸于第二沟道区域26之上，但是与第二区域16和第三区域18少量重叠或不重叠。第一栅20和第二栅20在同一工艺步骤中制成，因此该器件10由单多晶硅栅制成。
在器件10的操作中，将例如+5伏的正电压施加到第一区域14。将例如地的较低电压施加到第三区域18。将例如地的低电压施加到第一栅20。因为第一区域14，第二区域16和第一沟道区域24基本上形成了P型晶体管，因此施加0伏到第一栅20将导通第一沟道区域24。于是来自第一区域14的+5伏电压将通过第一沟道区域24传送到第二区域16。在第二区域16处，空穴将通过沟道热载流子机理而注入到第二栅22之上。
最后，为了擦除，在浮栅22上存储的状态通过将该器件10暴露于紫外线而被改变。这是该器件10的问题之一。因为该器件10必须经受UV或者紫外线的处理，所以EPROM器件10的阵列的单个位或字节或块不能彼此远离地被擦除，且整个EPROM存储阵列必须被擦除。进一步地，原位擦除不能被进行。最终，该EPROM存储器件10由N型衬底12或N阱12制造。这样的器件需要常规的CMOS工艺外加注入步骤。还参见美国专利No.6,678,190中描述的发明的背景技术中所引用的美国专利No.6,191,980和6,044,018。
因此，需要与常规CMOS工艺相兼容的具有原位擦除能力的单多晶浮栅存储器件。
最后，其中浮栅与源或漏区域充分电容性耦接的热沟道注入机理在美国专利No.5,029,130中公开，在此并入其公开的全部内容作为参考。
发明内容
因此，在本发明中，非易失性浮栅存储单元包括第一导电类型的衬底。第二导电类型的第一和第二区域位于该衬底中，彼此间隔开以限定其间的沟道区域。第一栅与衬底绝缘并位于该沟道区域的第一部分和第一区域之上，且与其充分电容性耦接。第二栅与衬底绝缘并与第一栅间隔开，且位于该沟道区域的不同于第一部分的第二部分之上，且与第二区域少量重叠或不重叠。
图1是现有技术的浮栅存储单元的截面图，示出编程机理。
图2是本发明的浮栅存储单元的第一实施例的截面图，示出编程机理。
图3是本发明的浮栅存储单元的第二实施例的截面图，示出编程机理。
图4是本发明的浮栅存储单元的第三实施例的截面图，示出编程机理。
图5是沿与图2-4所示的截面图垂直的平面的截面图，示出与第一，第二和第三实施例一起使用的浮栅存储单元的第四实施例的一部分，其示出擦除机理。
图6是沿与图2-4所示的截面图垂直的平面的截面图，示出与第一，第二和第三实施例一起使用的浮栅存储单元的第五实施例的一部分，其示出擦除机理。
图7是沿与图2-4所示的截面图平行的平面的截面图，示出与第一，第二和第三实施例一起使用的浮栅存储单元的第六实施例的一部分，其示出擦除机理。
具体实施例方式
参见图2，所示为本发明的单多晶浮栅存储单元30的第一实施例的截面图。该单元30形成于P型衬底32中。N++型的第一区域34形成于衬底32中。具有深N-阱36的N++型的第二区域36形成于衬底32中，与第一区域34间隔开。在第一区域34和第二区域36之间限定连续的沟道区域42。第一栅38，优选由多晶硅制成，位于沟道区域42的一部分之上。第二栅40，浮栅(并且也优选由多晶硅制成)，与第一栅38间隔开，位于沟道区域42的另一部分之上，并且通过基本设置在第二区域36之上而与该第二区域36充分电容性耦接。优选地，第一多晶硅栅38和浮栅40在同一处理步骤中形成。
在操作中，为了对器件30进行编程，接地电压或者例如+0.5伏的低电压施加到第一区域34。例如+7到+10伏的高电压施加到第二区域36。例如+2伏的正电压施加到第一栅38。这足以使一部分沟道区域42导通，该部分沟道区域上方设置了第一栅38。来自第一区域34的电子被吸引到在第二区域36处的高正电压。但是，在第一栅38和第二栅40之间的接合处，电子将经历在间隙53处的突变电压增加，因为第二栅40与第二区域36充分电容性耦接且具有例如+5到+8伏的有效电压。因此，电子通过使第一和第二栅38和40分别与衬底32分开的绝缘体50被加速。这些电子被注入到用作浮栅的第二栅40之上。
为了擦除单元30，可以使器件30经受紫外线曝光。但是，也可如在下文中了解到的，器件30可以被原位电擦除。
参见图3，所示为本发明的存储单元130的第二实施例的截面图。与图2中所示的存储单元30相似，该存储单元130由P型衬底32制成。在衬底32之内是N+型材料的第一区域34、N+材料的第二区域36及其N-阱、和在第一区域34和第二区域36之间的N+材料的第三区域37。该第三区域37与第一区域34和第二区域36间隔开，并用于限定两个沟道区域第三区域37与第一区域34之间的第一沟道区域41，和第三区域37与第二区域36之间的第二沟道区域43。另外，LDD(轻掺杂漏极)延伸35从第一区域34延伸并且形成其主要部分(integral part)。
第一栅38位于整个第一沟道区域41之上且在第一区域34及其LDD 35和第三区域37之间。作为浮栅40的第二多晶硅栅40基本位于第三区域37和第二区域36之间的整个第二沟道区域43之上。另外，第二栅40基本在第二区域36之上延伸并因此与其充分电容性耦接。
器件130的操作与器件30的操作非常相似。低电压或者接地电压施加到第一区域34，而高正电压施加到第二区域36。正电压施加到第一栅38从而导通第一沟道区域41。电子从第一区域34通过LDD 35通过沟道区域41迁移到第三区域37。因为第二栅40与第二区域36充分电容性耦接，因此第二栅40将经受高电压。之后，在第三区域37的电子将通过小间隙54经受来自第二栅40的高电压电位，并且将通过绝缘区域50被注入到第二栅40，从而对浮栅40进行编程。
擦除操作可以通过UV擦除或者如在下文公开的通过电操作进行。
参见图4，所示为本发明的存储单元230的第三实施例的截面图。存储单元230与图3所示的存储单元130相似。存储单元230与存储单元130之间的唯一区别在于第二栅40没有位于整个第二沟道区域43之上。代替地，它只位于第二沟道43的一部分之上。在所有其它方面中，该存储单元230与存储单元130相同。因此，该存储单元230包括P型衬底32。在该衬底32内为N+型材料的第一区域34，N+材料的第二区域36及其N-阱，和在第一区域34和第二区域36之间的N+材料的第三区域37。该第三区域37与第一区域34和第二区域36间隔开，并用于限定两个沟道区域第三区域37与第一区域34之间的第一沟道区域41，和第三区域37与第二区域36之间的第二沟道区域43。另外，LDD(轻掺杂漏极)延伸35从第一区域34延伸并且形成其主要部分。
第一栅38位于整个第一沟道区域41之上且在第一区域34及其LDD 35和第三区域37之间。作为浮栅40的第二多晶硅栅40位于第三区域37和第二区域36之间的第二沟道区域43的一部分之上。另外，第二栅40基本在第二区域36之上延伸并因此与其充分电容性耦接。
在存储单元230的操作中，为了对存储单元230编程，编程操作也与存储单元130的编程操作相似。为了对存储单元230编程，低电压或者接地电压施加到第一区域34，而高正电压施加到第二区域36。正电压施加到第一栅38从而导通第一沟道区域41。电子从第一区域34通过LDD 35通过沟道区域41迁移到第三区域37。因为第二栅40与第二区域36充分电容性耦接，因此第二栅40将经受高电压。第三区域37处的电子被吸引到在第二区域36处的高正电位，并且开始通过间隙55横穿沟道区域43。然而，它们也经受来自第二栅40的高电压电位并通过绝缘区域50注入到第二栅40，从而对浮栅40编程。
最终，擦除操作可以通过UV擦除或者如在下文公开的通过电操作进行。
参见图5，所示为与单元30，130，或者230一起使用以擦除浮栅40的结构60。图5所示的图为沿与图24所示的图正交或者垂直的方向的截面图。因此，该结构60与结构30，130，或者230一起形成L形结构。图5所示的擦除部分由多晶硅栅40和第二区域36的延续部分构成。第四区域48包括与第二区域36间隔开的N型导电性阱。在第四区域48和第二区域36之间的是例如STI(浅沟槽隔离)的绝缘区域52。浮栅40位于第二区域36和第四区域48之间的整个沟道区域之上。
为了对浮栅40擦除，例如7-9.5伏的高正电压施加到第四区域接触48。例如接地或者零伏的低电压施加到第二区域36。因为第二区域36与浮栅40高度电容性耦接，因此该浮栅40也在其上经受基本零伏。浮栅40上的电子被吸引到阱48中的高正电压，并且通过富雷一诺特海姆(Fowler-Nordheim)机理，从浮栅40通过绝缘体50隧穿到阱48中。STI 52或者绝缘区域52被保持，以便在擦除操作期间防止任何载流子迁移到在第二区域36和第四区域48之间的沟道区域中。
参见图6，所示为可与图2-4所示的单元30，130和230一起使用以擦除那些单元中示出的浮栅40的另一结构160的截面图。该结构160与图5所示的结构60相似。因此，图6所示的图是沿与图2-4所示的平面垂直的平面的截面图，且结构60同单元30，130，或者230一起形成L形结构。图6所示的擦除部分由多晶硅栅40和第二区域36的延续部分构成。包括N型导电性阱的第四区域48与第二区域36间隔开。在第四区域48和第二区域36之间的是例如STI(浅沟槽隔离)52的绝缘区域52。浮栅40位于第二区域36和第四区域48之间的整个沟道区域之上。但是，与图5中示出的结构60相比，该结构160具有浅的第四区域48。因此，STI 52没有覆盖第四区域48和第二区域36之间的整个区域。浮栅40位于第四区域48和第二区域36之间的沟道区域之上。在操作中，也与结构60相似，接地电压或零伏施加到第二区域36。因为浮栅40与第二区域36强烈电容性耦接，因此它也经受基本零或接地电压。位于第四区域48上的正高电压导致该区域48形成扩张超过物理区域48的结。这个结在浮栅40下面扩张，且通过富雷一诺特海姆(Fowler-Nordheim)机理，电子从浮栅40隧穿到第四区域48之下的该结。因此，结构60与结构160之间唯一的不同在于在结构60中，电子从浮栅40直接隧穿到N阱区域48，而在结构160中，电子从浮栅40隧穿到通过在区域48上施加电压形成的结中。
参见图7，所示为实现擦除的结构260的截面图。该结构260可以与图2-4所示的单元结构30，130，或230一起使用。图7所示的图是与图2-4所示的图平行的截面图。在图7所示的结构中，浮栅40在整个第二区域36之上延伸并超出。第二导电类型的第四区域48与第一区域34和第二区域36共线。因此，整个结构260呈线性形状。与对结构60和160的讨论相类似，STI区域52在第二区域36和第四区域48之间的沟道区域中。在擦除期间，第二区域36连接到接地或低电压的源。这是与浮栅40高度电容性耦接。正高电压施加到第四区域48。通过富雷一诺特海姆(Fowler-Nordheim)隧穿机理，来自浮栅40的电子通过绝缘体50隧穿到第四区域48下面的阱48，或者通过由施加到第四区域48的正电压形成的结，分别类似于之前对于器件60和160所描述的操作。
由上述可以看到，公开了一种与常规的CMOS工艺相兼容的新颖的单栅浮栅存储单元。该单栅OTP(一次可编程的)器件，可以是一次可编程的器件或者通过附加的擦除结构可以是多次可编程的器件。
权利要求
1.一种非易失性浮栅存储单元，包括第一导电类型的衬底；在所述衬底中的第二导电类型的第一和第二区域，彼此间隔开，限定在其间的沟道区域；第一栅，其与所述衬底绝缘，并且位于该沟道区域的第一部分和第一区域之上且与其充分电容性耦接；以及第二栅，其与所述衬底绝缘，与第一栅间隔开并且位于沟道区域的与第一部分不同的第二部分之上，且与第二区域少量重叠或不重叠。
2.如权利要求1所述的存储单元，其中所述第一栅和所述第二栅在同一步骤中形成。
3.如权利要求2所述的存储单元，其中所述沟道区域是连续的沟道区域。
4.如权利要求3所述的存储单元，其中所述第一导电性是P型。
5.如权利要求4所述的存储单元，其中所述第一和第二栅由多晶硅形成。
6.如权利要求2所述的存储单元，进一步包括第二导电类型的第三区域，其在所述第一区域和所述第二区域之间，自其间隔开以限定在第三区域和第一区域之间的第二沟道区域，和限定在第三区域和第二区域之间的第三沟道区域；其中第一栅位于第二沟道区域的一部分之上，且与第一区域充分电容性耦接；以及其中所述第二栅位于第三沟道区域之上，且与第二区域少量重叠或不重叠。
7.如权利要求6所述的存储单元，其中第二和第三沟道区域基本上共线。
8.如权利要求6所述的存储单元，进一步包括在所述衬底中的第二导电类型的第四区域，与所述第一，第二和第三区域间隔开，且第四沟道区域在所述第四区域和所述第一区域之间；在所述第四沟道区域中的所述第一区域和所述第四区域之间的绝缘区域。
9.如权利要求8所述的存储单元，其中所述绝缘区域与所述第一区域直接相邻和邻接。
10.如权利要求2所述的存储单元，进一步包括在所述衬底中与所述第一区域间隔开以限定所述第一区域和所述第三区域之间的第二沟道区域的第二导电类型的第三区域；在所述第一区域和所述第三区域之间的所述第二沟道区域中的绝缘体。
全文摘要
一种具有单多晶硅栅、与常规的逻辑工艺相兼容的非易失性浮栅存储单元包括第一导电类型的衬底。第二导电类型的第一和第二区域在该衬底中，彼此间隔开以限定其间的沟道区域。第一栅与该衬底绝缘且位于该沟道区域的第一部分和第一区域之上，并且与其充分电容性耦接。第二栅与该衬底绝缘，且与该第一栅间隔开，并且位于沟道区域的与第一部分不同的第二部分之上，且与第二区域少量重叠或不重叠。
文档编号H01L27/115GK101051653SQ20071010165
公开日2007年10月10日 申请日期2007年3月12日 优先权日2006年3月13日
发明者B·陈, Y·W·胡, D·李 申请人:硅存储技术公司