信元传输方法及装置的制作方法

专利名称：信元传输方法及装置的制作方法
技术领域：
本发明涉及通信领域，具体而言，涉及一种信元传输方法及装置。
背景技术：
在路由器芯片设计中，对系统的稳定性要求非常高，这就要求数据在内部处理和传输过程中不能出现数据错误导致系统瘫痪。交换芯片的接口通常都是采用高速接口，如 SerDes接口等，且通常芯片的内部处理时钟和接口 IP上使用的时钟会不同，这就涉及到数据的跨时钟域处理问题。而交换的数据中通常是以信元为单位来进行操作，如何确保数据的正确传输，以及发生错误的情况下怎么消除该错误对系统层面的影响显得尤为重要。先入先出(FirstIn First Out，简称为 FIFO)或随机存取器(Random Access Memory，简称为RAM)被大量运用在路由器芯片中。RAM本身在读写的过程中存在出错概率。 虽然出错的概率非常小，而且同时出现多比特(bit)错误的概率更小，但是对于路由器的设备来说，由于要求系统工作非常稳定，从而要求出现异常的概率也要极低。为此，就不能不考虑RAM发生bit错误而对系统造成的影响。通过采用错误校验码(Error Correction Code,简称为ECC) RAM方式来纠正少量的bit错误，或者用奇偶校验来监测bit错误的发生 (ECC方式也可以作为一种监控手段来运用)，通过对监测结果的处理，来避免因数据错误而导致对系统的影响。从芯片的设计层面来讲，更多是从设计层面来规避问题。图1为根据相关技术的包或信元的常见格式的示意图，如图1所示，对于以信元 (不局限于信元，对包同样适用)的形式来传输的路由器类芯片，通常都会涉及到信元头来携带信元的信息，而通常信元都会有多种类型存在，他们的信息都在信元头中体现。因此， 正确的信元头是正确对信元处理的关键。在信元数据在RAM中存取的时候，如果在信元头位置发送bit错误(承载payload 发送错误的影响比较有限，可以不关注)，导致对信元的信息判断错误，这个将对系统产生不可预计的影响。该影响小到多个信元丢弃，大到流量突变甚至断流。正如前面所说的，在芯片的出口侧通常都会涉及到跨时钟域问题，于是必然的引入了一个异步FIFO。在异步FIFO的读写控制上，通常会面临一些问题异步FIFO内地址格雷码转换后在跨时钟域过程中有可能因为时序问题导致采样异常，从而导致异步FIFO的空、满或者将空、将满指示不能及时准确的反应FIFO状态，这个也是设计中通常都只用将空、将满来设计电路。而如果要将FIFO读空，如果用空标志来判断，则设计上可靠性太差。由于数据都是以包或者信元为一个整体来传输，因为数据总线带宽问题，通常需要多拍才能传递完一个包或者信元。这就意味着一个包或信元分成几组存储在RAM中。怎么样能准确的将一个RAM的完整包或信元读出，通常采用的方法是读出信元的头之后，根据信元头中信息来判断该包或者信元有多大，从而在读侧计数，等待计数完之后即认为一个完整包读出，从而判断后面是否继续一个新的包或信元的读操作。发明人发现，如果信元传输错误，将导致传输该信元的异步FIFO通道内的传输地址指针乱序，无法恢复，进而将导致后续通过该异步FIFO通道传输的所有信元都传输错误。

发明内容
本发明的主要目的在于提供一种信元传输方法及装置，以解决上述的信元传输错误导致的后续通过异步FIFO通道传输的所有信元都传输错误的问题。为了实现上述目的，根据本发明的一个方面，提供了一种信元传输方法。根据本发明的信元传输方法包括获取待传输的信元中的第一异常信息；在通过异步先入先出FIFO通道对信元进行传输的过程中，获取信元的第二异常信息；根据第一异常信息和第二异常信息，确定是否对信元进行丢弃。进一步地，第一异常信息和第二异常信息均为高电平有效，根据第一异常信息和第二异常信息，对信元进行丢弃包括对第一异常信息和第二异常信息进行或计算，得到第三异常信息；根据第三异常信息，对信元进行丢弃。进一步地，根据第三异常信息，对信元进行丢弃包括生成信元的第一校验信息； 根据第三异常信息对第一校验信息进行加扰；判断加扰后的第一校验信息是否正确，如果判断结果为否，则对信元进行丢弃。进一步地，根据第三异常信息对第一校验信息进行加扰包括根据第三异常信息对第一校验信息取反。进一步地，获取待传输的信元的第一异常信息包括获取与待传输的信元同时输入的第二校验信息，判断第二校验信息是否正确，如果判断结果为否，则根据第二校验信息，得到第一异常信息；如果判断结果为是，则判断待传输的信元的类型是否正确，如果判断结果为否，则得到第一异常信息；如果判断结果为是，则判断待传输的信元的格式是否与预先设置的类型的格式相同，如果判断结果为否，则得到第一异常信息。进一步地，获取信元的第二异常信息包括判断随机存取器RAM是否存在位错误； 如果判断结果为是，则根据位错误，获取第二异常信息。进一步地，上述方法还包括使用信元，控制异步FIFO通道的开启或关闭。进一步地，其特征在于，在获取待传输的信元的第一异常信息之后，上述方法还包括将第一异常信息与信元共同通过异步FIFO通道进行传输。进一步地，在获取待传输的信元的第一异常信息之后，上述方法还包括获取信元的头部标识和尾部标识；将头部标识和尾部标识与信元共同通过异步FIFO通道进行传输。进一步地，将尾部标识置于从信元的最高位开始的第二位，并与信元共同通过异步FIFO通道进行传输。为了实现上述目的，根据本发明的另一个方面，提供了一种信元传输装置。根据本发明的信元传输装置包括预处理模块，用于获取待传输的信元中的第一异常信息；异步先入先出FIFO模块，用于在通过异步FIFO通道对信元进行传输的过程中， 获取信元的第二异常信息；处理模块，用于根据第一异常信息和第二异常信息，对信元进行丢弃。通过本发明，采用根据信元及其传输过程中的异常信息，对其进行丢弃，解决了信元传输错误导致的后续通过异步FIFO通道传输的所有信元都传输错误的问题，进而实现稳定可靠异步FIFO传输。


此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中图1是根据相关技术的包或信元的常见格式的示意图；图2是根据本发明实施例的信元传输方法的流程图；图3为根据本发明实施例的头部信息(SOC)，尾部信息(eoc)和异常信息(err)与信元的位置关系的示意图；图4是根据本发明实施例的信元传输装置的结构框图；图5是根据本发明优选实施例的信元传输装置的结构框图；图6是根据本发明优选实施例的输入信元的时序的示意图；图7是根据本发明优选实施例的总线位宽转换的示意图；图8是根据本发明优选实施例的异常信元生成校验信息的时序的示意图；图9是根据本发明优选实施例的校验信息生成模块的数据输出的示意图。
具体实施例方式下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。本发明的目的是为了克服包或者信元在异步时钟域传输过程中因RAM读写发生数据错误而导致交换系统瘫痪，提供了一种稳定可靠的实现对异步FIFO读写控制方法，同时还提供了一种简单有效对异常包或信元的丢弃处理的实现方案。根据本发明的实施例，提供了一种信元传输方法。图2是根据本发明实施例的信元传输方法的流程图，如图2所示，该方法包括如下的步骤S202至步骤S206。步骤S202，获取待传输的信元中的第一异常信息。步骤S204，在通过异步FIFO通道对信元进行传输的过程中，获取信元的第二异常 fn息ο步骤S206，根据第一异常信息和第二异常信息，确定是否对信元进行丢弃。相关技术中，如果信元传输错误，将导致传输该信元的异步FIFO通道内的传输地址指针乱序，进而将导致后续通过该异步FIFO通道传输的所有信元都传输错误。本发明实施例中，第一异常信息可以用于判断该信元在上游模块的数据处理中是否存在错误，第二异常信息可以用于判断该信元在通过异步FIFO通道的过程中是否存在错误，然后对信元进行丢弃，可以避免该信元对后续通过该异步FIFO通道传输的所有信元的影响，进而实现稳定可靠异步FIFO传输。优选地，第一异常信息和第二异常信息均为高电平有效，根据第一异常信息和第二异常信息，对信元进行丢弃包括对第一异常信息和第二异常信息进行或计算，得到第三异常信息；根据第三异常信息，对信元进行丢弃。本优选实施例中，由于第一异常信息和第二异常信息均为高电平有效，因此对第一异常信息和第二异常信息进行或计算得到的第三异常信息，可以简单、方便的体现出第一异常信息和第二异常信息中的信息。需要说明的是，上述设置第一异常信息和第二异常信息以及得到第三异常信息还可以采用其它的方法，例如设置第一异常信息和第二异常信息均为低电平有效，同时相应的，对第一异常信息和第二异常信息进行与计算得到的第三异常信息。因此，实际应用中， 任何能体现出本发明设计思想的实现异常信息处理的方法，都应当纳入本发明的保护范围。优选地，根据第三异常信息，对信元进行丢弃包括生成信元的第一校验信息；根据第三异常信息对第一校验信息进行加扰；判断加扰后的第一校验信息是否正确，如果判断结果为否，则对信元进行丢弃。第一校验信息可以用于下游设备接收到信元之后，判断该信元是否正确。本优选实施例中，通过对第一校验信息进行加扰，可以将信元的异常信息体现在该第一校验信息中，这样，下游设备进行信元第一校验信息的校验会得到校验结果不正确，这样该信元会在下游丢弃。这种在出口侧统一丢弃异常信元的方法几乎不会浪费资源，简单有效。优选地，根据第三异常信息对第一校验信息进行加扰包括根据第三异常信息对校验信息取反。本优选实施例中，在生成信元的第一校验信息之后，将该第一校验信息取反。这种实现方式简单、可靠。优选地，获取待传输的信元的第一异常信息包括获取与待传输的信元同时输入的第二校验信息，判断第二校验信息是否正确，如果判断结果为否，则根据第二校验信息， 得到第一异常信息；如果判断结果为是，则判断待传输的信元的类型是否正确，如果判断结果为否，则得到第一异常信息；如果判断结果为是，则判断待传输的信元的格式是否与预先设置的类型的格式相同，如果判断结果为否，则得到第一异常信息。本优选实施例中描述了获取第一异常信息的过程。与待传输的信元同时输入的第二校验信息中包括用于判断该信元在上游模块的数据处理中是否存在错误的信息，因此根据第二校验信息得到第一异常信息，充分考虑到了上游模块对信元传输的影响。同时，本地预先保存了信元的类型以及该类型的格式，通过判断待传输的信元的类型及其格式是否正确，从而在各个传输环节上保证了信元异步FIFO传输的正确性与可靠性。优选的，获取信元的第二异常信息包括判断RAM是否存在位错误；如果判断结果为是，则根据位错误，获取第二异常信息。本优选实施例描述了在通过异步FIFO通道对所述信元进行传输的过程中，获取第二异常信息的过程。如果RAM存在位错误，则根据位错误获取第二异常信息，可以保证及时获取信元的传输错误，从而保证信元的正确传输。优选地，上述方法还包括使用该信元控制异步FIFO通道的开启或关闭。本优选实施例中，通过控制异步FIFO通道的开启或关闭，可以控制异步FIFO通道的读取，从而解决了该异步FIFO通道读空的问题。优选地，在获取待传输的信元的第一异常信息之后，将第一异常信息与信元共同通过异步FIFO通道进行传输。优选地，在获取待传输的信元的第一异常信息之后，获取信元的头部标识和尾部标识；将头部标识、尾部标识、第一异常信息与信元共同通过异步FIFO通道进行传输。
本优选实施例中，生成信元的头部标识(SOC)和尾部标识(eoc)，然后将该头部标识(SOC)、尾部标识(e0C)和第一异常信息(err)伴随数据一起写入FIFO。这样，异步FIFO 的读侧可以通过判断该头部标识(SOC)判断是否开始对信元进行读取，以及通过判断该尾部标识(eoc)判断信元是否已经读取完毕，从而保证信元的正确传输。需要说明的是，为了传输上述头部标识(SOC)、尾部标识(eoc)和第一异常信息 (err)，可以在信元的位宽上增加!3bit。同时，优选地，将上述头部标识(soc)、尾部标识 (eoc)和第一异常信息(err)作为信元数据的一部分一同计算奇偶校验位或者ECC。优选地，将尾部标识置于从信元的最高位开始的第二位，并与信元共同通过异步 FIFO通道进行传输。由于读数据较读使能晚一节拍，等到读出尾部标识(eoc)之后下一次读数据的读使能已经给出。本优选实施例中，将尾部标识(eoc)放在信元的倒数第二个位置上，可以避免上述读数据较读使能晚的问题。图3为根据本发明实施例的头部信息(soc)，尾部信息(eoc)和异常信息(err)与信元的位置关系的示意图，如图3所示，就描述了尾部标识 (eoc)放在信元的倒数第二个位置上的情况。优选地，基于本优选实施例的设计思想，还可以将eoc标志放在信元的倒数第三个位置或者倒数第四个位置上。相关技术中，用empty或者通过信元头类型获取信元长度，从而数节拍带来判断包是否已经完整读出。本优选实施例中，通过eoc标志可以准确的判断包是否完整读出，摆脱了格雷码因时序问题导致的empty生成滞后以及信元头本身读出的时候发生错误导致误判从而导致FIFO指针乱序的问题。本发明实施例提供了一种信元传输装置，该信元传输装置可以用于实现上述信元传输方法。图4是根据本发明实施例的信元传输装置的结构框图，包括预处理模块42，异步 FIFO模块44和处理模块46。下面对其结构进行详细描述。预处理模块42，用于获取待传输的信元中的第一异常信息；异步FIFO模块44，用于在通过异步FIFO通道对信元进行传输的过程中，获取信元的第二异常信息；处理模块 46，连接至预处理模块42和异步FIFO模块44，用于根据预处理模块42获取的第一异常信息和异步FIFO模块44获取的第二异常信息，对信元进行丢弃。相关技术中，如果信元传输错误，将导致传输该信元的异步FIFO通道内的传输地址指针乱序，进而将导致后续通过该异步FIFO通道传输的所有信元都传输错误。本发明实施例中，第一异常信息可以用于判断该信元在上游模块的数据处理中是否存在错误，第二异常信息可以用于判断该信元在通过异步FIFO通道的过程中是否存在错误，然后对信元进行丢弃，可以避免该信元对后续通过该异步FIFO通道传输的所有信元的影响，进而实现稳定可靠异步FIFO传输。需要说明的是，装置实施例中描述的信元传输装置对应于上述的方法实施例，其具体的实现过程在方法实施例中已经进行过详细说明，在此不再赘述。为了帮助理解上述实施例，下面进一步描述本发明的其它多个优选实施例。本发明的信元传输装置由六部分组成，分别是预处理模块(pre_pr0CeSS)、异步 FIFO模块(aSynC_fif0)、FIF0控制模块(fifo_ctrl)、校验信息生产模块(check_gen)、链路格式生成模块(f0rmat_gen)及编码模块(encode)。其中前面四个部分是本发明装置的关键部分。各个模块的功能描述如下1，预处理模块实现了对控制信息的提取，生成S0C、e0C和err信号，为信元数据写 Λ async_fifo 做准备。所谓的对控制信息的提取，包括前面关于信元的异常信息的提取，以及内部对信元的整体进行检测判断，保证写入的信元无非法信元。2，异步FIFO模块即实现跨时钟域的转换功能。3，FIFO控制模块实现了对FIFO的控制，并对输出的数据进行处理，根据读出数据的信息来控制读使能的打开和关闭，是整个发明装置的重要部分。4，校验信息生产模块实现了对输出信元的校验信息的生成，同时根据前级模块给出的异常信元标志对完成校验的信元的校验信息进行加扰，使得异常信元在下游因为校验错误而实现对异常信元的间接丢弃。5，链路格式生成模块实现了发送信元的链路格式的生成。主要是根据前面模块给出的控制信号，实现链路格式的转换。6，编码模块实现对发送数据的编码，可以是一个通用标准模块。通过编码使得 SerDes链路上发送的数据的直流电平达到平衡。由于时钟频率，数据总线宽带以及传输信元的特征不一样，所使用的异步FIFO的大小和各种门限设置会不同，本实施例旨在介绍SOC、eoc在设计中的运用，以及如何实现链路上信元个数的动态配置。鉴于异步FIFO的设计根据频率和带宽有很大关系，它们直接关系到FIFO的深度和门限设置等关键技术点。下面结合优选实施例和附图对上述实施例的实现过程进行详细说明。优选实施例一由于时钟频率，数据总线宽带以及传输信元或者包的特征不一样，所使用的异步 FIFO的大小和各种门限设置会不同，本优选实施例一旨在介绍soc、eoc在设计中的运用， 以及如何实现链路上信元个数的动态配置。本实施例以信元的发送来描述，其中信元涉及到多种类型，在信元的长度上不是等长的。aSynC_fif0的写侧的时钟记为sys_clk，频率是250MHz，总线宽带是32bit，一个信元写入都需要多个时钟周期才能完成。在这里，假设信元分数据信元和控制信元两种，大小分别是144字节和M字节，即分别需要36个时钟周期和6个时钟周期完成。假定当没有需要发送的有效信元情况下会发送一种特殊信元来传递有效信息，从而填充链路上的信元，即对于asynC_fif0来说输入的数据是不间断的。asynC_fif0的读侧的时钟记为ref_ clk，频率是312. 5MHz，fifo_ctrl模块的输出总线宽带是16bit。所涉及的标准异步FIFO 大小为6 ^ ，调用了一个带奇偶校验功能的RAM (RAM的大小6#x36b，其中有Ibit是奇偶校验位)。FIFO的将空(almost_empty)门限为4，将满(almost_ful)门限是16。FIFO 的写溢出规避是通过FIFO的将满信号来反压前级模块，使其停止输出信元。前级模块响应反压的方式是按信元来反压，即在信元写一部分的情况下受到反压时，等信元写完之后才响应反压。下面就各个部分的实现步骤进行描述1.待传输数据经过处理，送到本装置入口。因为本装置的上游模块在数据处理时可能也有使用RAM等资源，会存在RAM产生bit错误的问题，当然，还可以包括其他处理过程中的状态信息，来标识该信元是否异常。图6是根据本发明优选实施例的输入信元的时序的示意图，在收到这样的信元及其相关信息后，通过对图6所示的dat_vld信号进行提取上升沿脉冲和下降沿脉冲，再通过寄存器对脉冲和数据进行适当延时，即可得到S0C、e0C标志以及期望的相位关系(soc与信元头对齐，eoc与信元的倒数第二个数据对齐)。在信元头位置，对信元头信息进行判断，将判断结果合并信元携带的异常信息一起，生成err标志。2.前面生成的soc、eoc和err放在数据的高3bit位置，作为wr_data —同写入异步FIFO。在异步FIFO内部，调用一个带奇偶校验的RAM，根据写数据生成相应的校验位， 与数据一同写入RAM;同时对RAM输出的数据进行奇偶校验，产生校验结果指示。3.在异步FIFO的读侧，首先根据FIFO的将空信元alm0St_empty来作为读侧的启动信号。在当前实施例下该信号只触发一次，由于读空带宽小于写口带宽，所以对于读口来说永远不会出现FIFO读空的情况(因为前级模块会产生特殊信元来填充链路上发送的信元)。启动信号触发FIFO控制模块开始工作。4. FIFO控制模块产生FIFO的读使能rd_en。由于总线位宽由原来的32bit变成 16bit，所以读操作是读一拍之后隔一拍才读下一次。5.在读使能给出后的下一个时钟周期，FIFO数据被读出。考虑到FIFO数据出来延时比较大，故用读使能的延时信号(rd_en_dlyl)作为触发来将FIFO数据用寄存器打一拍，然后根据FIFO写侧的排序顺序将soc、eoc、err和信元数据分离出来。在ref_clk时钟域，分离出来的信用数据记为cell_data_dly，分离出来的soc和eoc分别记为soc_rd和 eoc_rd,这两个标志均处理成脉冲信号。6.图7是根据本发明优选实施例的总线位宽转换的示意图，将数据Cell_data_ dly经过图7所示的处理，将总线32bit的数据转换成总线16bit，得到cf0_data的数据输 [ti cfo—图8是根据本发明优选实施例的异常信元生成校验信息的时序的示意图，RAM奇偶校验结果与FIFO读出的err标志相或，生成一个新的错误标志，与数据走相同路径，伴随数据输出作为标识当前数据是否有异常(如图8中的dat_err)。soc、eoc标志经过处理， 作为输出信元的真正的头和尾的指示信号伴随cf0_data—起输出，分别记为cell_hd和 cell_tailο7.假定校验信息生产模块的校验方式是通过生成CRC位来校验，其中CRC的bit 数是16bit。校验信息生成模块依据cell_hd和cell_tail对信元进行定界，完成crc生成， 并填充到信元的crc位置。其中信元头信息cell_hd控制CRC的清零，信元尾信息cell_ tail控制CRC的在信元中的插入。在校验信息生成模块输出数据的时候，如果检测到dat_ err有效，则将数据进行所有比特位进行翻转作为输出给后级模块，这样在下游模块接收到信元进行crc校验时就会得出crc校验错误的结果，信元会被丢弃，从而实现了间接信元丢弃，不会额外浪费资源。图8是根据本发明优选实施例的异常信元生成校验信息的时序的示意图，图9是根据本发明优选实施例的校验信息生成模块的数据输出的示意图，该图8、图9就示出了上述信元丢弃的过程。cell_vld,cell_hd和cell_tail等控制信息继续随数据往后传递，给其他逻辑的控制带来方便。8.信元经过链路格式生产和编码模块的处理之后，信元通过接口发送出去。上述实施例中，由于异步FIFO的读出数据需要进行32bit转16bit，使得读使能是间歇性的给出，即读一拍停一拍，然后再读一拍。在响应eoc信号时处理时间非常的宽裕。 对于读使能是连续给出的情况，为了回避eoc滞后于读使能的情况，也可以在异步FIFO的写侧，将eoc这个标签打在信元或包的倒数第三或者倒数第四个数据上，设计的思想是一样的。当奇偶校验发生错误的位置在SOC或者eoc比特上时，导致soc或者eoc丢失，这种情况下本装置会发生信元异常，相邻的两个信元都会因为crc校验失败而丢弃，但是再往后面的正确信元不会受到影响。这样依靠soc和eoc及err等信息位进行控制实现的方式，具有良好的纠错能力。优选实施例二在优选实施例一的基础上调整相关参数如下异步FIFO的写测没有特殊信元来填充链路，即写端口存在长时间无信元写入的情况，此时会出现FIFO读空。具体实现步骤只需在实施例1的步骤3 (FIFO控制模块处理逻辑)做如下调整即可完成实施例2.在FIFO控制模块中设计一个标志位(ready)，该标志位初始化为O在FIFO的将空(alm0St_empty)从有效变成无效的时候，ready变成有效(即为高电平)，开始启动读操作；在alm0St_empty有效的时候，检测到eoc之后，将ready拉低，停止读操作。这样确保 FIFO被读空。在下一个信元写入之后，ready拉高，继续新的读操作。其它实现步骤跟优选实施例一相同。在优选实施例二中，FIFO读空不依赖FIFO的空标志empty来判断，而是利用将空标志alm0St_empty和eoc标志来完成读操作的控制，确保信元完整读出FIFO。由于eoc放在信元的倒数第二个数据上，留出了时间余量，这样确保了 FIFO不会产生误读的操作。利用将空、将满和soc、eoc的信息组合来实现FIFO的控制，很好的规避了异步 FIFO内格地址在雷码转换后因为时序原因导致FIFO的状态信息不准确的问题，为数据传输的稳定可靠提供了保障。需要说明的是，上述本发明的设计思想，不局限于对信元的处理，对包的处理同样适用。综上所述，根据本发明的上述实施例，采用根据信元及其传输过程中的异常信息， 对其进行丢弃，解决了信元传输错误导致的后续通过异步FIFO通道传输的所有信元都传输错误的问题，进而实现稳定可靠异步FIFO传输。显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种信元传输方法，其特征在于，包括 获取待传输的信元中的第一异常信息；在通过异步先入先出FIFO通道对所述信元进行传输的过程中，获取所述信元的第二异常信息；根据所述第一异常信息和所述第二异常信息，确定是否对所述信元进行丢弃。
2.根据权利要求1所述的信元传输方法，其特征在于，所述第一异常信息和所述第二异常信息均为高电平有效，根据所述第一异常信息和所述第二异常信息，对所述信元进行丢弃包括对所述第一异常信息和所述第二异常信息进行或计算，得到第三异常信息； 根据所述第三异常信息，对所述信元进行丢弃。
3.根据权利要求2所述的信元传输方法，其特征在于，根据所述第三异常信息，对所述信元进行丢弃包括生成所述信元的第一校验信息；根据所述第三异常信息对所述第一校验信息进行加扰；判断所述加扰后的第一校验信息是否正确，如果判断结果为否，则对所述信元进行丢弃。
4.根据权利要求3所述的信元传输方法，其特征在于，根据所述第三异常信息对所述第一校验信息进行加扰包括根据所述第三异常信息对所述第一校验信息取反。
5.根据权利要求1所述的信元传输方法，其特征在于，获取所述待传输的信元的第一异常信息包括获取与所述待传输的信元同时输入的第二校验信息，判断所述第二校验信息是否正确，如果判断结果为否，则根据所述第二校验信息，得到所述第一异常信息；如果判断结果为是，则判断所述待传输的信元的类型是否正确，如果判断结果为否，则得到所述第一异常信息；如果判断结果为是，则判断所述待传输的信元的格式是否与预先设置的所述类型的格式相同，如果判断结果为否，则得到所述第一异常信息。
6.根据权利要求1所述的信元传输方法，其特征在于，获取所述信元的第二异常信息包括判断随机存取器MM是否存在位错误；如果判断结果为是，则根据所述位错误，获取所述第二异常信息。
7.根据权利要求1所述的信元传输方法，其特征在于，还包括 使用所述信元，控制所述异步FIFO通道的开启或关闭。
8.根据权利要求1至7中任一项所述的信元传输方法，其特征在于，在获取所述待传输的信元的所述第一异常信息之后，所述方法还包括将所述第一异常信息与所述信元共同通过所述异步FIFO通道进行传输。
9.根据权利要求8所述的信元传输方法，其特征在于，在获取所述待传输的信元的所述第一异常信息之后，所述方法还包括获取所述信元的头部标识和尾部标识；将所述头部标识和所述尾部标识与所述信元共同通过所述异步FIFO通道进行传输。
10.根据权利要求9所述的信元传输方法，其特征在于，将所述尾部标识置于从所述信元的最高位开始的第二位，并与所述信元共同通过所述异步FIFO通道进行传输。
11.一种信元传输装置，其特征在于，包括预处理模块，用于获取待传输的信元中的第一异常信息；异步先入先出FIFO模块，用于在通过异步FIFO通道对所述信元进行传输的过程中，获取所述信元的第二异常信息；处理模块，用于根据所述第一异常信息和所述第二异常信息，对所述信元进行丢弃。
全文摘要
本发明公开了一种信元传输方法及装置，该方法包括获取待传输的信元中的第一异常信息；在通过异步先入先出FIFO通道对信元进行传输的过程中，获取信元的第二异常信息；根据第一异常信息和第二异常信息，确定是否对信元进行丢弃。本发明实现了稳定可靠异步FIFO传输。
文档编号H04L1/00GK102377660SQ20101026043
公开日2012年3月14日 申请日期2010年8月20日 优先权日2010年8月20日
发明者廖智勇 申请人:中兴通讯股份有限公司