专利名称：接收设备及其接收方法
技术领域：
本发明涉及接收设备及其接收方法，以及例如适于高速数据传输的接收设备及 其接收方法。
背景技术：
通常通过数据传输/接收系统中的电缆等等来连接用于传输数据的传输设备和 用于接收数据的数据接收设备。在这里，要求接收设备与时钟同步以精确地接收输入数 据。然而，由于时钟线和数据线之间的电缆的长度、材料等等当中的不同可能引起 时钟和数据之间的时序间隙(延迟差)。此外，由于诸如噪声的外部因素、电路特性等等 可能引起时钟和数据之间的时序间隙。因此，即使在一定程度上引起延迟差，也要求接 收设备执行精确的数据接收，以减少接收到的数据的误差率。在日本未经审查的专利申请公开No.8-102729中描述了上述问题的解决方案。日 本未经审查的专利申请公开No.8-102729公布一种自动时钟时序调节设备，该自动时钟时 序调节设备调节要被用于接收数据的时钟的时序。自动时钟时序调节设备包括延迟电路 和选择器。延迟电路使输入时钟被延迟彼此不同的多个延迟时间。选择器顺序地选择通 过延迟电路延迟的时钟。当在测试模式下从传输侧传输测试数据时，自动时钟时序调节 设备通过由选择器顺序地选择的被调节的时钟，而首先接收并且锁存测试数据。接下来，自动时钟时序调节设备通过将被锁存的数据和测试数据进行比较，来 执行数据判断，从而检测与时钟延迟值中的每一个相对应的误差率。然后，自动时钟时 序调节设备评估与最低的误差率相对应的最佳时钟延迟值，并且将所期望的时钟延迟值 设置给延迟电路。在后续的数据接收中，自动时钟时序调节设备使用被设置为所期望的 延迟值的上述时钟来接收数据。因此，通过被延迟了最佳时钟延迟值的时钟能够实现低 误差率数据接收。
发明内容
然而，本发明人已经发现下述问题。在上述的电路中，要求在开始到接收设备 的规则的数据传输之前传输测试图案以调节时钟时序。因此，要求预先设置最佳延迟 值。然而，存在不传输测试图案的传输设备。在这样的情况下，存在下述问题不能够 通过现有技术的自动时序调节设备来调节数据和时钟之间的时序间隙。此外，由于抖动和噪声等等可能引起动态时序间隙。在这样的情况下，即使基 于测试图案能够最小化由于电缆的材料或者长度的不同而导致的静态时序间隙，也存在下述问题不能够通过现有技术降低数据的数据误差率。本发明的示例性方面是一种接收设备，包括多相位时钟生成电路，该多相位 时钟生成电路生成相位彼此不同的多个时钟；锁存组件，该锁存组件被输入被划分为两 个或者更多个的外部数据以及通过多相位时钟生成电路生成的多个时钟，并且通过不同 时钟锁存被划分为两个或者更多个的外部数据，从而同时获得时钟时序彼此不同的多个 数据；误差检查组件，该误差检查组件检测通过锁存组件获得的各数据的误差；以及选 择器电路，该选择器电路基于误差检测的结果选择被判断为无误差数据的数据，并且输 出所选择的数据作为接收的数据。此外，本发明的另一示例性方面是接收设备的接收方法，包括生成相位彼此 不同的多个时钟，并且通过在锁存组件中通过不同时钟锁存被划分为两个或者更多个的 外部数据，从而同时获得时钟时序彼此不同的多个数据，所述锁存组件被输入被划分为 两个或者更多个的外部数据以及通过多相位时钟生成电路生成的多个时钟；检测通过锁 存组件获得的各数据的误差；基于误差检测的结果来选择被判断为无误差数据的数据； 以及输出所选择的数据作为接收的数据。根据包括上述构造的接收设备及其接收方法，能够执行精确的数据接收。本发明能够提供能够执行精确的数据接收的接收设备及其接收方法。
根据以下结合附图对某些示例性实施例的描述，以上和其它示例性方面、优点 和特征将更加明显，其中图1是示出根据本发明的第一示例性实施例的接收设备的框图；图2是示出根据本发明的第一示例性实施例的S/P电路的示例的框图；图3是示出根据本发明的第一示例性实施例的S/P电路的输入和输出信号的波形 的图；图4是示出根据本发明的第一示例性实施例的误差检查电路的框图；图5是示出根据本发明的第一示例性实施例的接收设备中的信号变化的时序 图；图6是示出根据本发明的第二示例性实施例的接收设备的框图；图7是示出根据本发明的第二示例性实施例的延迟值控制电路的框图；图8是示出根据本发明的第二示例性实施例的延迟电路的电路图；图9是示出根据本发明的第二示例性实施例的通过接收设备的时序调节方法的 流程图；图10是示出根据本发明的第二示例性实施例的关于延迟值控制电路中的延迟值 的误差率的表。
具体实施例方式在下文中参考附图描述合并本发明的具体示例性实施例。在附图中，通过相同 的附图标记来标记相同的组件，并且适当地省略重复的描述。[第一示例性实施例]
将参考附图描述本发明的第一示例性实施例。图1示出根据本发明的第一示例 性实施例的接收设备100a。在本示例性实施例中，串行数据和时钟被从传输设备(在附 图中未示出)传输到接收设备100a。接收设备100a将串行输入数据转换为并行数据。总 之，按照由预定的数据串组成的分组，将从传输设备传输的串行数据转换为并行数据。 接收设备IOOa包括比较器Ia和lb、PLL电路2、多相位时钟生成电路3、以及输出信号 控制电路4。比较器Ia和Ib接收从传输设备(在附图中未示出)传输的信号。PLL电 路2生成与数据的传输速率相对应的时钟。多相位时钟生成电路3基于由PLL电路2生 成的时钟生成相位彼此不同的多个时钟。输出信号控制电路4基于通过多相位时钟生成 电路3生成的时钟来锁存数据，并且输出被锁存的数据作为接收的数据。如图2中所示，输出信号控制电路4包括串_并行转换电路(在下文中，它被称 为S/P电路)5a、5b以及5c;误差检查电路6a、6b、以及6c ；以及选择器电路7。S/P 电路5a、5b以及5c分别基于相位彼此不同的时钟来锁存数据。误差检查电路6a、6b、 以及6c检查相对应的S/P电路是否锁存所期望的数据。选择器电路7基于误差检查电路 6a、6b、以及6c的输出结果选择最佳数据，并且输出所选择的数据作为接收的数据。此 外，S/P电路5a、5b以及5c组成锁存组件。误差检查电路6a、6b、以及6c组成误差检 查组件。来自于外部(在附图中未示出的发送器)的串行数据被通过一对数据输入端子 DATAJN输入到比较器Ia的两个输入端子。从比较器Ia输出的信号DATA被划分为三 个信号。所划分的信号分别被输入到S/P电路5a、5b以及5c的数据输入端子DATA。此外，来自于外部(在附图中未示出的发送器)的时钟被通过一对时钟输入端子 CLK_IN输入到比较器Ib的两个输入端子。从比较器Ib输出的信号被输入到PLL电路 2。PLL电路2将时钟PLL_CLK和PCLK_P输出到多相位时钟生成电路3。总之，PLL 电路2基于来自于外部的时钟生成时钟PLL_CLK和PCLK_P，并且将它们输出到多相位 时钟生成电路3。在这里，时钟PLL_CLK是用于锁存串行数据的时钟。时钟PCLK_P 是用于锁存从串行数据转换的数据的时钟。 多相位时钟生成电路3基于来自于PLL电路2的时钟PCLK_P生成时钟PCLK。 然后，多相位时钟生成电路3将时钟PCLK划分为三个信号。所划分的信号分别被输出 到S/P电路5a、5b以及5c。此外，多相位时钟生成电路3基于来自于PLL电路2的时 钟 PLL_CLK 而生成时钟 CLK_1、CLK_2、以及 CLK_3。时钟 CLK_1、CLK_2、以及 CLK_3分别被输出到S/P电路5a、5b以及5c。在这里，时钟PCLK是具有与时钟PCLK_ P相同的相位和周期的信号。时钟CLK_1是具有与时钟PLL_CLK相同的相位的信号。 注意，时钟CLK_1是当在数据和时钟之间不存在延迟时提供用于锁存数据的最佳时序的 时钟。时钟CLK_2是其相位被从时钟PLL_CLK延迟了 120度的信号。时钟CLK_3是 其相位被从时钟PLL_CLK延迟了 240度的信号。S卩，如图3中所示，多相位时钟生成电 路3基于时钟PLL_CLK生成相位彼此不同的多个时钟。 S/P电路5a基于时钟CLK_1顺序地锁存作为串行数据的信号DATA。然后，S/ P电路5a基于时钟PCLK将所锁存的数据转换为并行信号DATA_1。信号DATA_1被输出 到误差检查电路6a。同样地，S/P电路5b基于时钟CLK_2顺序地锁存信号DATA。然 后，S/P电路5b基于时钟PCLK将所锁存的数据转换为并行信号DATA_2。信号DATA_2被输出到误差检查电路6b。S/P电路5c基于时钟CLK_3顺序地锁存信号DATA。然后， S/P电路5c基于时钟PCLK将所锁存的数据转换为并行信号DATA_3。信号DATA_3被 输出到误差检查电路6c。总之，S/P电路5a、5b以及5c分别通过相位彼此不同的时钟 来锁存数据。此外，在本示例性实施例中，信号DATA_1、DATA_2、以及DATA_3中的 每一个具有N+1 (N是0或者大于0的整数)位的位宽。误差检查电路6a检测按照分组转换的并行信号DATA_1的误差。同样地，误差 检查电路6b检测信号DATA_2的误差。误差检查电路6c检测信号DATA_3的误差。图4是示出误差检查电路6a的示例的框图。图4中所示的电路包括EXOR(异 或)8和延迟增加电路9。信号DATA_1的位(N+1位)分别被输入到EXOR_8的相对应 的输入端子。EXOR_8输出信号DATA_1的位的异或以作为信输入。当存 在误差时，信号E_FLAG_1是“1”。总之，误差标记被输出。另一方面，当不存在误 差时，信号E_FLAG_1是“O”。例如，在检测奇数奇偶校验误差的情况下，当被包括 在分组中的位的总数是奇数时，EXOR 8输出误差标记。因此，当被包括在分组中的位 的异或是“1”时，EXOR8输出误差标记。此外，延迟增加电路9输出通过将预定的延迟值添加到信号DATA而生成的信号 作为信号C_DATA_1。这防止误差检查的目标数据(objective data)比其检测结果(信号 E_FLAG_1)更早地输出。因此，下面描述的选择器电路7能够基于信号E_FLAG_1输出 精确接收到的数据。此外，误差检查电路6b和6c具有与图4中所示的电路相同的电路 构造，并且因此描述将会被省略。从误差检查电路6a、6b、以及6c输出的信号C_DATA_1、C_DATA_2、以及C_ DATA_3分别被输入到选择器电路7。另外，从误差检查电路6a、6b、以及6c输出的信号 E_FLAG_1、E_FLAG_2、以及E_FLAG_3分别被输入到选择器电路7。选择器电路7的 输出信号DATA_0UT被提供给包括在接收设备IOOa的后级电路(在附图中未示出)。此 夕卜，信号 C_DATA_1、C_DATA_2、C_DATA_3 以及 DATA_0UT 中的每一个具有 N+1 (N 是O或者大于O的整数)位的位宽。选择器电路7基于信号E_FLAG_1、E_FLAG_2、以及E_FLAG_3从在S/P电路
5a、5b、以及5c中获得的数据中选择被判断为无误差数据的数据。所选择的数据被输出 作为接收的数据。例如，当在串行数据和来自于外部的时钟之间不存在时序间隙时，接收设备 IOOa输出在S/P电路5a中获得的数据作为接收的数据。同时，当在S/P电路5a中获得 的数据被判断为误差数据时，在另一 S/P电路中获得的信号被选择。由于将传输设备连 接到接收设备的电缆的长度或材料差别以及诸如噪声的外部因素导致误差。总之，接收 设备IOOa从在S/P电路5b和5c中获得的数据中选择被判断为无误差数据的数据，并且 输出所选择的数据作为接收的数据。图5是示出接收设备IOOa中的信号变化的时序图。如图5中所示，基于来自于 外部的时钟CLK生成用于锁存串行数据的时钟PLL_CLK。此外，基于来自于外部的时 钟CLK生成用于锁存并行数据的时钟PCLK_P。基于时钟成具有与时钟PCLK_P相同的相位和周期的时钟PCLK。基 于时钟PLL_CLK生成具有与时钟PLL_CLK相同的相位的时钟CLK_1。此外，生成其相位被从时钟CLL_CLK延迟了 120度的时钟CLK_2。生成其相位被从时钟CLL_CLK延 迟了 240度的时钟CLK_3。 S/P电路5a、5b、以及5c分别基于CLK_1、CLK_2、以及CLK_3锁存信号 DATA。然后，在时钟CLK的下降沿(图5中的时序tl和t3)，S/P电路5a、5b、以及 5c将所锁存的数据分别转换为并行信号DATA_1、DATA_2、以及DATA_3。误差检查电路6a、6b以及6c分别检测信号DATA_1、DATA_2、以及DATA_3& 误差。然后，误差检查电路6a、6b以及6c输出信E_FLAG_2、以及E_ FLAG_3作为误差检测的结果(图5中的时序t2和t4)。同时，误差检查电路6a、6b以 及6c输出增加延迟的数据C_DATA_1、C_DATA_2、以及C_DATA_3。选择器电路7基于信E_FLAG_2、以及E_FLAG_3从在S/P电 路5a、5b、以及5c中获得的数据中选择被判断为无误差数据的数据。所选择的数据被输 出作为接收的数据。在图5中的时序图的示例中，选择器电路7从信号E_FLAG_1、E_ FLAG_2、以及E_FLAG_3中选择其逻辑值是“0”的数据，并且输出所选择的数据作为 接收的数据。例如，在图5中的从t2到t4的时段中，E_FLAG_1 = E_FLAG_3 = 0。总 之，在该时段中的C_DATA_1*C_DATA_3被判断为无误差数据。在这样的情况下，信 号(_0人1人_1和(_0人1人_3中的每一个能够被选择作为接收数据。在这里，优选的是， 选择作为以不具有相位移位的CLK_1为基础的信号C_DATA_1作为接收数据。如上所述，根据本示例性实施例的接收设备生成相位彼此不同的多个时钟，并 且基于生成的时钟接收数据。然后，接收设备检查接收的数据的误差，并且通过选择器 电路7选择精确地接收的数据。例如，即使由于噪声等等引起动态时序间隙，根据本示 例性实施例的接收设备也能够在多个时钟时序中的任何时序处精确地接收数据，并且选 择精确地接收的数据。通过传统的固定时钟不能够响应由噪声等等引起的动态时序间 隙。相反地，本示例性实施例的接收设备能够稳定地执行精确的数据接收。此外，当数据和从传输设备(在附图中未示出)传输的时钟之间的延迟差小于通 过多相位时钟生成电路3生成的多相位时钟当中的间隙(在本示例性实施例中为周期的三 分之二)，接收设备IOOa能够接收精确的数据。通常，实际的传输系统被设计为尽可能 少地减少数据和时钟之间的间隙。因此，不太可能能够引起周期的三分之二或者更多的 时序间隙。[第二示例性实施例]将参考附图描述本发明的第二示例性实施例。图6示出根据本发明的第二示例 性实施例的接收设备100b。与图1中所示的接收设备100a相比较，图6中所示的接收设 备IOOb进一步包括延迟值控制电路10。接收设备IOOb可应用于如下的系统，在其中在 从传输设备(在附图中未示出)到接收设备IOOb的规则的数据传输开始之前，传输测试图案。首先，将会描述图6中所示的电路构造。延迟值控制电路10被布置在PLL电 路2和多相位时钟生成电路3之间。PLL电路2的一个输出端子被连接至延迟值控制电 路10的一个输入端子。PLL电路2的另一输出端子被连接至延迟值控制电路10的另一 输入端子。延迟值控制电路10的一个输出端子被连接至多相位时钟生成电路3的一个输 入端子。延迟值控制电路10的另一输出端子被连接至多相位时钟生成电路3的另一输入端子。此外，S/P电路5a的输出端子被连接至延迟值控制电路10的控制端子。其它的 电路构造与图1中的相类似，并且因此描述将会被省略。延迟值控制电路10将延迟值添加到从PLL电路2输出的时钟PLL_CLK_I和 PCLK_P_I。将延迟值添加到时钟PLL_CLK_I和PCLK_P_I的信号被输出分别作为时钟 PLL_CLK_0和PCLK_P_0。延迟值控制电路10基于从S/P电路5a输出的信号DATA_1 控制被添加到PLL_CLK_I和PCLK_P_I的延迟值。S/P电路5a锁存测试图案并且输出信 号DATA_1。在这里，时钟PLL_CLK_0是用于锁存串行数据的时钟。总之，时钟PLL_ CLK_0对应于根据第一示例性实施例的时钟CLK_1。时钟PCLK_P_0是用于锁存并行 数据的时钟。总之，时钟PCLK_P_0对应于根据第一示例性实施例的时钟PCLK_P。图7是示出延迟值控制电路10的示例的电路图。图7中所示的电路包括RAM 11、存储器12、微计算机13、选择器控制电路14、延迟电路15、选择器16、延迟电路 17、以及选择器18。RAM 11存储与测试图案相对应的预定的基准值。存储器12存储 信号DATA_1和与信号DATA_1相对应的预定的基准值之间的比较结果。微计算机13基 于比较的结果输出命令。选择器控制电路14从微计算机13输出与命令相对应的控制信 号。延迟电路15分别输出将不同的延迟值添加到信号PCLK_P_I的信号Al至A8。选 择器16基于控制信号选择信号Al至A8中的任何一个，并且输出所选择的信号作为时钟 PCLK_P_0。延迟电路17分别输出将不同的延迟值添加到信号PLL_CLK_I的信号Bl至 B8。选择器18基于控制信号选择信号Bl至B8中的任何一个，并且输出所选择的信号 作为时钟PLL_CLK_0。图8是示出延迟电路15的示例的电路图。图8中所示的电路包括串行地连接的 逆变器20至35。延迟电路15输出从逆变器20至35输出的信号作为信号Al至A8。总 之，延迟电路35输出分别将不同的延迟值添加到信号PCLK_P_I的信号Al至A8。延迟 电路17的电路构造与图8中所示的电路相类似，并且因此描述被省略。接下来，将会参考图9的流程图描述图6中所示的电路的操作。在开始从传输 设备(在附图中未示出)到接收设备IOOb的规则的数据传输之前，在测试模式下将测试 图案传输到接收设备100b。测试图案被输入到S/P电路5a(S100)。S/P电路5a基于时 钟PCLK_P_0锁存测试图案。选择器16顺序地改变延迟值彼此不同的信号Al至A8的 选择。因此，S/P电路5a分别地锁存与延迟值彼此不同的各时钟相对应的测试图案，并 且输出与各锁存数据相对应的信号DATA_1。与各延迟值相对应的信号DATA_1被存储 到存储器12 (SlOl)。根据各延迟值读出与被存储到存储器12的各延迟值相对应的信号 DATA_1 (S102)。然后，将信号DATA_1和与其相对应的预定的基准值(测试数据)进行 比较(S103)。在与各延迟值相对应的信号DATA_1的比较(S104)之后，低误差率的最 佳延迟值被确定(S105)。因此，作为选择器16的输出信号输出的信号Al至A8被确定 (S106)。同样地，被作为选择器18的输出信号输出的信号Bl至B8被确定(S106)。在 这里，当存在最低误差率的多个延迟值时，其中央延迟值被优选地选择。例如，考虑图 10中所示的误差率，延迟值“17”被选择作为最佳延迟值。通过测试图案初步地调节时 钟延迟值之后的操作与图1中所示的电路的相类似，并且因此描述将会被省略。如上所述，根据本发明的第二示例性实施例的接收设备IOOb通过测试图案初步地调节时钟延迟值。总之，接收设备IOOb执行规则传输的数据和时钟之间的初步时序间 隙调节。因此，接收设备IOOb能够精确地接收数据。此外，当动态时序间隙被引起时， 接收设备IOOb能够精确地接收数据。接收设备IOOa和IOOb被设计为尽可能少地减少被传输的数据和时钟之间的时序 间隙。然而，通过板的图案长度或者电缆的不同可能引起静态时序间隙。在第一示例性实施例的接收设备IOOa中，通过相位彼此不同的多个时钟来锁存 数据，从而数据误差率减少。然而，当静态时序间隙被引起时接收设备IOOa没有初步地 执行时序间隙调节。因此，当规则的数据被传输时，要求接收设备IOOa执行静态和动态 时序间隙的时序间隙调节。另一方面，本示例性实施例的接收设备IOOb能够通过测试图案初步地调节静态 时序间隙。换言之，当规则的数据被传输时，接收设备IOOb只需仅调节动态时序间隙。 因此，接收设备IOOb能够减少数据误差率。本发明不限于上述的示例性实施例，但是在不脱离本发明的精神的情况下能够 适当地进行修改。例如，在上述的示例性实施例中，多相位时钟生成电路3生成0、 120、以及240度的时钟。然而，它不限于此示例。也可以应用生成相位彼此不同的两 个或者更多个时钟的电路构造。此外，在上述的示例性实施例中，接收设备(100a和100b)包括三个S/P电路。 然而，本发明不限于本示例。包括与通过多相位时钟生成电路3生成的时钟的数目相对 应的S/P电路的电路构造可以被应用。此外，在上述的示例性实施例中，误差检查电路(6a、6b、以及6c)检测奇数奇 偶校验的误差。然而，它不限于本示例。能够通过所期望的数据和被锁存的数据之间的 比较来判断数据的真或者假的电路构造也可以被应用。此外，在上述的示例性实施例中，在串行数据被从传输设备传输到接收设备之 后，在接收设备中执行并行转换。然而，本发明不限于本示例。其中被传输的数据是并 行数据的电路构造也可以被应用。本领域的技术人员能够根据需要组合第一和第二示例性实施例。虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理 解，本发明可以在权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于 上述的示例。此外，权利要求的范围不受到上述的示例性实施例的限制。此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在 后期的审查过程中对权利要求进行过修改亦是如此。
权利要求
1.一种接收设备，包括多相位时钟生成电路，所述多相位时钟生成电路生成相位彼此不同的多个时钟；锁存组件，所述锁存组件接收被划分为两个或者更多个的外部数据和通过所述多相 位时钟生成电路生成的所述多个时钟，并且通过不同的时钟来锁存被划分为两个或者更 多个的所述外部数据，从而同时获得时钟时序彼此不同的多个数据；误差检查组件，所述误差检查组件检测通过所述锁存组件获得的各数据的误差；以及选择器电路，所述选择器电路基于所述误差检测的结果来选择被判断为无误差数据 的数据，并且输出所选择的数据作为接收的数据。
2.根据权利要求1所述的接收设备，其中，所述误差检查组件基于通过所述锁存组件 获得的所述数据的异或来检测误差。
3.根据权利要求1所述的接收设备，其中所述误差检查组件按照分组检测通过所述锁存组件获得的所述数据的误差，并且所述选择器电路按照分组选择被判断为无误差数据的数据。
4.根据权利要求1所述的接收设备，其中所述多相位时钟生成电路基于来自于传输所述外部数据的传输设备的外部时钟，生 成相位彼此不同的多个时钟。
5.根据权利要求1所述的接收设备，进一步包括PLL电路，所述PLL电路基于来自于传输所述外部数据的传输设备的外部时钟，生 成基准时钟，其中所述多相位时钟生成电路基于所述基准时钟，生成相位彼此不同的多个时钟。
6.根据权利要求1所述的接收设备，进一步包括延迟值控制电路，所述延迟值控制电路被提供在处于所述多相位时钟生成电路前面 的部分中，并且基于从通过所述锁存组件获得的所述数据中选择的预定的数据，调节时 钟延迟值。
7.根据权利要求5所述的接收设备，进一步包括延迟值控制电路，所述延迟值控制电路被提供在处于所述多相位时钟生成电路前面 的部分中，并且基于从通过所述锁存组件获得的所述数据中选择的预定的数据，调节时 钟延迟值。
8.根据权利要求7所述的接收设备，其中所述延迟值控制电路通过调节被提供给所述基准时钟的延迟值，调节由所述多相位 时钟生成电路生成的每一个时钟延迟值。
9.根据权利要求6所述的接收设备，其中所述锁存组件通过锁存预定的测试图案而获得所述预定的数据。
10.—种接收设备的接收方法，包括生成相位彼此不同的多个时钟，并且通过在锁存组件中通过不同时钟锁存被划分为 两个或者更多个的外部数据，从而同时获得时钟时序彼此不同的多个数据，所述锁存组 件接收被划分为两个或者更多个的所述外部数据以及通过多相位时钟生成电路生成的所 述多个时钟；检测通过所述锁存组件获得的各数据的误差； 基于所述误差检测的结果选择被判断为无误差数据的数据；以及 输出所选择的数据作为接收的数据。
全文摘要
本发明涉及接收设备及其接收方法。根据本发明的接收设备包括多相位时钟生成电路、锁存组件、误差检查组件、以及选择器电路。多相位时钟生成电路生成相位彼此不同的多个时钟。锁存组件接收被划分为两个或者更多个的外部数据和多个时钟，并且通过不同的时钟来锁存外部数据，同时获得时钟时序彼此不同的多个数据。误差检查组件检测各数据的误差。选择器电路从多个数据中选择被判断为无误差数据的数据，并且输出所选择的数据作为接收的数据。根据像这样的电路构造，能够精确地接收数据。
文档编号H04L7/033GK102013971SQ20101027577
公开日2011年4月13日 申请日期2010年9月7日 优先权日2009年9月8日
发明者平岛康伯 申请人:瑞萨电子株式会社