专利名称：使用qr分解和心脉式阵列的多输入多输出最小均方误差接收器的制作方法
技术领域：
本发明大体涉及从多个输出天线到多个输入天线(MIMO)的通信。
背景技术：
可在发射天线与接收天线之间以电磁方式发射数据。发射器将数据编码成选自符号群集(constellation)的符号的序列。发射天线发射符号且接收天线检测所述符号。来自噪声和反射的干扰可破坏接收天线接收的符号。对于最大似然检测器，接收器可针对群集中的所有符号将所接收信号与预期所接收信号进行比较。与实际所接收信号最接近地匹配的预期所接收信号提供检测到的符号。
通信媒体的特性的測量有助于适当符号检测。在一个实例中，发射器周期性地将符号的已知模式发射到接收器，且接收器使用所述已知模式来确定通信媒体的特性(例如，多个信号传播路径)。通过从多个发射天线并行发射多个符号来増加电磁通信的数据传送速率。通过以多个接收天线接收符号而改进对多个所发射符号的检测。针对利用多个发射天线的最大似然检测，并行发射的符号的可能组合的数目是群集的度数以发射天线的数目为指数的冪。所有可能组合的评估对于较高阶调制和较大数目的天线并不可行。本发明可解决以上问题中的一者或一者以上。
发明内容
在一个实施例中，提供ー种最小均方误差均衡处理器。所述处理器包含第一心脉式阵列，其经配置以在第一和第二模式中操作且从多个信道矩阵接收时分多路复用矩阵的输入集合。在第一模式中操作的第一心脉式阵列对矩阵的输入集合执行三角形化以产生时分多路复用输出矩阵的第一集合，且在第二模式中操作时对所述第一集合执行回代以产生并输出时分多路复用输出矩阵的第二集合。所述处理器进ー步包含第二心脉式阵列，其经配置以在第一和第二模式中操作且从第一心脉式阵列和矩阵的输入集合接收第二矩阵集合。(注意，第二心脉式阵列的第一和第二模式不同于第一心脉式阵列的第一和第二模式。)在第一模式中操作的第二心脉式阵列对所述第二矩阵集合与矩阵的输入集合执行左乘法以产生时分多路复用输出矩阵的第三集合。在第二模式中操作的第二心脉式阵列对所述第三矩阵集合执行交叉对角线对换以产生时分多路复用输出矩阵的第四集合，且对所述第二矩阵集合与所述第四矩阵集合执行右乘法以产生时分多路复用输出矩阵的第五集合。第一心脉式阵列的输出的集合耦合到第二心脉式阵列的对应输入的第一集合。第一心脉式阵列经配置以在所述三角形化完成之后从所述第一模式切換到所述第二模式，且第二心脉式阵列经配置以在所述左乘法完成之后从所述第一模式切換到所述第二模式。在一些实施例中，第一心脉式阵列的输出的集合可耦合到第二心脉式阵列的对应输入的第二集合，其中将所述输出集合的交叉对角线对换提供给对应输入的第二集合。当第二心脉式阵列正在第一模式中操作时，左乘法的执行可包含使用输出矩阵的第二集合执行左乘法。当第二心脉式阵列正在第二模式中操作时，右乘法的执行可包含使用输出矩阵的第二集合的交叉对角线对换执行左乘法。在一些实施例中，第二心脉式阵列可包含输入选择电路，其具有耦合到第二心脉式阵列的第二输入集合的输出集合、耦合到矩阵的输入集合的第一输入集合，以及耦合到第二心脉式阵列的输出集合的第二输入集合。当第二心脉式阵列正在第一模式中操作时，输入选择电路可接收在选择电路的第一输入集合上接收的矩阵的输入集合并将其输出到心脉式阵列的第二输入集合。当第二心脉式阵列正在第二模式中操作吋，输入选择电路可接收来自选择电路的第二输入集合的第三矩阵集合的交叉对角线对换并将其输出到心脉式阵列的第二输入集合。 在一些实施例中，第一心脉式阵列可包含多个处理単元(包含边界单元和内部单元)，且经布置为N行处理单元，界定为行I到N，每一行M以边界处理单元开始且以等于数目N减M的数目的内部处理单元继续。所述阵列可经布置为N列处理单元，界定为列I到 N，每一列L含有L减I个内部处理单元，之后是ー个边界处理单元。第一心脉式阵列可配置以接收并处理多个信道矩阵的元素的时分多路复用输入。边界单元和内部単元可配置以在第一和第二模式中操作。当在第一模式中操作时，第一心脉式阵列的边界单元可针对对应于所述多个信道矩阵中的一信道矩阵的每ー输入元素确定第一和第二旋转因子并将其输出到边界单元所占据的行中的下一处理单元。当在第一模式中操作吋，边界单元可进ー步确定对应于每一信道矩阵的输入元素的平方量值的累加值的乘法逆元素(multiplicative inverse)。当在第二模式中操作吋，边界单元可输出等于值I的第一旋转因子；且输出等于乘法逆元素乘以输入元素的第二旋转因子。第一心脉式阵列的内部単元可经配置以接收并输出第一和第二旋转因子，且针对对应于所述多个信道矩阵中的一信道矩阵的每ー输入元素确定并存储等于输入元素乘以第二旋转因子且加上第一旋转因子乘以对应于信道矩阵的前ー输入元素的所存储第一值的第一值。内部处理单元可进ー步经配置以针对对应于所述多个信道矩阵中的一信道矩阵的每ー输入元素将所述第一值乘以第二旋转因子以产生第二值，且将所述输入元素乘以第ー旋转因子以产生第三值。当在第一模式中操作吋，内部単元可输出第三值加上第二值。当在第二模式中操作吋，内部単元可输出从第三值减去第二值。在一些实施例中，第一心脉式阵列的边界单元可包含平方量值电路；累加器电路；平方根电路；第一寄存器；第二寄存器；第一乘法器；第一选择电路；第二选择电路；第三寄存器；以及第二乘法器。累加器电路可具有耦合到平方量值电路的输出的第一输入。平方根电路可具有耦合到累加器电路的输出的输入，且可经配置以在第一输出处产生来自所述输入的值的平方根并在第二输出处产生来自所述输入的所述值的平方根倒数。第一寄存器可具有耦合到平方根电路的第一输出的输入。第二寄存器可具有耦合到平方根电路的第二输出的输入。第一乘法器可具有耦合到第一寄存器的输出的第一输入和耦合到平方根电路的第二输出的第二输入。第一选择电路可具有I禹合到第一乘法器的输出的第一输入和经耦合以接收等于I的恒定值的第二输入，其中第一选择电路经配置以当在第一模式中操作时输出第一输入的值，且当在第二模式中操作时输出第二输入的值。第二选择电路可具有耦合到平方根电路的第二输出的第一输入和耦合到第二寄存器的输出的第二输入，其中第二选择电路经配置以当在第一模式中操作时输出第一输入的值，且当在第二模式中操作时输出第二输入的值。第三寄存器可具有稱合到平方量值电路的输入的输入。第二乘法器可具有I禹合到第二选择电路的输出的第一输入和I禹合到第三寄存器的输出的第二输入。在一些实施例中，第三寄存器可经配置以存储等于完成经过平方量值电路、累加器电路、平方根电路和第二选择电路的数据路径所需的循环数目的数目的值，且第一和第ニ寄存器可经配置以存储等于所述多个信道矩阵中的信道矩阵数目的数目的值。在一些实施例中，累加器电路可包含加法器和第四寄存器。加法器可具有耦合到累加器电路的输入的第一输入。第四寄存器可具有I禹合到加法器的输出的输入，和I禹合到加法器的第二输入的输出。在这些实施例中，平方量值电路可包含多个数据路径，且第四寄存器可经配置以存储等于所述多个信道矩阵中的信道矩阵数目减去完成经过平方量值电路和加法器的最长数据路径所需的循环数目的数目的值。 在一些实施例中，平方根电路可包含平方根倒数电路、第四寄存器、第五寄存器和乘法器。平方根倒数电路可具有耦合到平方根电路的输入的输入。第四寄存器可具有耦合到平方根电路的输入的输入。第五寄存器可具有耦合到平方根倒数电路的输出的输入和耦合到平方根电路的第二输出的输出。乘法器可具有耦合到第四寄存器的输出的第一输入和耦合到平方根倒数电路的输出的第二输入。平方根倒数电路可包含多个数据路径。乘法器可包含多个数据路径。第四寄存器可经配置以存储等于完成经过平方根倒数电路的最长数据路径所需的循环数目的数目的值。第五寄存器可经配置以存储等于完成经过乘法器的最长数据路径所需的循环数目的数目的值。在一些实施例中，第一心脉式阵列的内部单元可包含第一乘法器、第二乘法器、第一加法器、第一寄存器、第三乘法器、第四乘法器和可选加法器-減法器电路。第一乘法器可具有用于接收第二旋转因子的第一输入和用于接收输入元素的第二输入。第二乘法器可具有用于接收第一旋转因子的第一输入。第一加法器可具有耦合到第一乘法器的输出的第一输入和稱合到第二乘法器的输出的第二输入。第一寄存器可具有稱合到第一加法器的输出的输入和I禹合到第二乘法器的第二输入的输出。第三乘法器可具有I禹合到第一乘法器的第二输入的第一输入和稱合到第二乘法器的第一输入的第二输入。第四乘法器可具有率禹合到第一寄存器的输出的第一输入和耦合到第一乘法器的第一输入的输入的第二输入。可选加法器-減法器电路可具有耦合到第三乘法器的输出的第一输入和耦合到第四乘法器的输出的第二输入。在一些实施例中，第一加法器可包含多个数据路径，第一乘法器可包含多个数据路径；且第一寄存器可经配置以存储等于所述多个信道矩阵中的信道矩阵数目减去完成经过第一乘法器和第一加法器的最长数据路径所需的时钟循环数目的数目的值。在一些实施例中，在第一模式中操作的第一心脉式阵列响应于从第二模式进入第一模式而清除累加值。 在又一实施例中，第二心脉式阵列可包含多个处理単元(包含边界单元和内部单元)，且可经布置为N行处理单元，界定为行I到N，每一行M以边界处理单元开始且以等于数目N减M的数目的内部处理单元继续。所述阵列还可经布置为N列处理单元，界定为列I到N，每一列L含有L减I个内部处理单元，之后是ー个边界处理单元。在一些实施例中，第二心脉式阵列的每ー边界单元可包含用于接收第一输入矩阵的兀素的第一输入选择器电路，以及具有连接到第一输入选择器电路的输出的第一输入和用于接收第二矩阵的元素的第二输入的乘法器。第二心脉式阵列的每ー内部単元可包含用于接收第一输入矩阵的元素的第二输入选择器电路、具有连接到第二输入选择器电路的输出的第一输入和用于接收第二矩阵的元素的第二输入的乘法器，以及加法器。加法器可具有连接到乘法器的输出的一个输入和用于接收由每ー内部単元占据的心脉式阵列的相同行的前一列中的处理单元的输出的一个输入。第二输入选择器电路可经配置以当在第一模式中操作时输出第一输入矩阵的元素，且当在第二模式中操作时输出第一矩阵的交叉对角线对换的元素。根据又ー实施例，一种执行最小均方误差均衡的方法可包含在第一心脉式阵列处接收来自多个信道矩阵的时分多路复用矩阵的输入集合；以及在在第一模式中操作的第一心脉式阵列中对矩阵的输入集合执行三角形化以产生时分多路复用输出矩阵的第一集合。第一心脉式阵列在三角形化完成之后从第一模式切换到第二模式。所述方法进ー步可包含在在第二模式中操作的第一心脉式阵列中对第一集合执行回代以产生并输出时分多路复用输出矩阵的第二集合；在第二心脉式阵列处接收来自第一心脉式阵列和矩阵的输入集合的第二矩阵集合；以及在在第一模式中操作的第二心脉式阵列中对所述第二矩阵集合与矩阵的输入集合执行左乘法以产生时分多路复用输出矩阵的第三集合。第二心脉式阵列在左乘法完成之后从第一模式切換到第二模式。所述方法进ー步可包含在在第二模式中操作的第二心脉式阵列中对所述第三矩阵集合执行交叉对角线对换以产生时分多路复用输出矩阵的第四集合；以及在在第二模式中操作的第二心脉式阵列中对所述第二矩阵集合与所述第四矩阵集合执行右乘法以产生时分多路复用输出矩阵的第五集合。在一些实施例中，第一心脉式阵列的输出的集合可耦合到第二心脉式阵列的对应输入的第一集合。第一心脉式阵列的输出的集合可耦合到第二心脉式阵列的对应输入的第ニ集合，其中将输出集合的交叉对角线对换提供到对应输入的第二集合。当第二心脉式阵列正在第一模式中操作时，左乘法的执行可包含使用输出矩阵的第二集合执行左乘法。当第二心脉式阵列正在第ニ模式中操作时，右乘法的执行可包含使用输出矩阵的第二集合的交叉对角线对换执行左乘法。将了解，以下详细描述内容和所附权利要求书中陈述各种其它实施例。
在审阅以下详细描述内容并參看图式后将了解本发明的各个方面和优点，图式中图I是描绘MMO通信系统的示范性实施例的框图；图2展示经配置以执行匪SE计算的两个心脉式阵列的框图；图3-1展示用于执行三角形化的心脉式阵列的边界单元；图3-2展示用于执行三角形化的心脉式阵列的内部単元；图4展示经配置以利用来自多个副载波的时分多路复用输入执行三角形化的实例心脉式阵列；、
图5说明用于对MMO接收器中的多个副载波的信道符号进行解码的过程的流程图；图6展示经配置以执行副载波分组的MMO接收器的框图；图7展示经配置以执行副载波分组的第二实例MMO接收器的框图；图8是具有副载波选择电路的心脉式阵列的框图；图9是用于实施用于执行三角形化和回代的心脉式阵列的边界单元的实例电路的框图；图10是用于实施用于执行三角形化和回代的心脉式阵列的内部単元的电路的框图；图11是用于执行左乘法、右乘法和交叉对角线对换的心脉式阵列的实例实施方案的框图；以及 图12是可经配置以利用副载波分组实施MMO解码器的可编程集成电路的框图。
具体实施例方式在多输入多输出(MIMO)系统中，多个(M个)发射天线将相应符号并行发射到多个(N个)接收天线。接收天线中的每ー者接收从发射天线发射的相应符号的加权和。存在用以解码或分离每ー发射天线发射的符号的各种算法。在解码计算中，可使用心脉式阵列来増加串流输送量。心脉式阵列是个别信号处理单元的互连矩阵，其中単元处理输入矩阵的各个元素且交换经处理输出以执行总体操作。然而，在使用当前算法的MMO解码的情境中，心脉式阵列服从循序串流输入之间的相依性——ー个元素的处理依赖于先前经处理元素的所计算出的值。因此，直到前一元素的处理完成后才可处理输入元素。所描述的实施例通过将非相依矩阵的输入元素分组以使得非相依元素在输入矩阵的相依元素之间被处理来改进心脉式阵列实施的MMO解码器中的输送量。以此方式，输入元素可经输入并由处理单元在前一元素的处理完成之前处理。所描述的实施例进ー步通过使用两个心脉式阵列实施MMO解码器来改进心脉式阵列实施的MMO解码器中的输送量，所述两个心脉式阵列中的一个用于三角形化和回代，且第二个用于执行右乘法和左乘法以及交叉对角线对换。通过使用两个阵列实施解码功能，只要分组输入的前一集合的回代完成便可在分组输入的集合上开始三角形化。图I是描绘MMO通信系统的示范性实施例的框图。MMO发射器具有多个天线104，其每ー者并行发射不同符号集合。天线106接收分别针对接收器前端110的信号。接收器前端110的输出分别提供到信道估计电路120。来自信道估计电路的输出108提供到MIMO解码器130。MIMO解码器130包含复合Givens旋转块132。MIMO解码器130输出经解码的数据符号110。用于M个发射天线与N个接收天线之间的通信信道的模型为y = Hx+n其中H是N个接收天线与M个发射天线之间的NXM信道矩阵，X是从发射天线发射的M个符号的列向量，n是N个所接收噪声元素的列向量，且y是接收天线处接收的N个信号的列向量。列向量X中的M个所发射符号中的每ー者是来自具有w个符号的次序的群集的符号。
可通过找到权矩阵W来计算所发射符号的估计值i，所述权矩阵W可乘以所接收信号向量y。可使用H的倒数的最小均方误差(MMSE)来计算权矩阵W。丽SE解由下式给出，
权利要求
1.ー种最小均方误差均衡处理器，其包括 第一心脉式阵列(210、400、612、712)，其经配置以在第一和第二模式中操作且从多个信道矩阵(202)接收时分多路复用矩阵的输入集合(H，Hab)； 其中在所述第一模式中操作的所述第一心脉式阵列对矩阵的所述输入集合执行三角形化(508)以产生时分多路复用输出矩阵的第一集合，且在所述第二模式中操作时对所述第一集合执行回代(510)以产生并输出时分多路复用输出矩阵的第二集合(E—1); 第二心脉式阵列(220、1100、616、716)，其经配置以在第一和第二模式中操作且从所述第一心脉式阵列和矩阵的所述输入集合接收所述第二矩阵集合； 其中在所述第一模式中操作的所述第二心脉式阵列(MUX sel=0)对所述第二矩阵集合与矩阵的所述输入集合执行左乘法(512)以产生时分多路复用输出矩阵的第三集合(Q1)；其中在所述第二模式中操作的所述第二心脉式阵列(1100) (MUX sel=l) 对所述第三矩阵集合执行交叉对角线对换(513)以产生时分多路复用输出矩阵的第四集合(Q，-!> ;且 对所述第二矩阵集合与所述第四矩阵集合执行右乘法(514)以产生时分多路复用输出矩阵的第五集合(W)； 其中所述第一心脉式阵列的输出的集合(S—1)耦合到所述第二心脉式阵列的对应输入的第一集合；且 其中所述第一心脉式阵列经配置以在三角形化完成之后从所述第一模式切換到所述第二模式，且所述第二心脉式阵列经配置以在左乘法完成之后从所述第一模式切換到所述第二模式。
2.根据权利要求I所述的处理器，其中 所述第一心脉式阵列的输出的集合耦合到所述第二心脉式阵列的对应输入的第二集合，其中将所述输出集合的交叉对角线对换提供给对应输入的所述第二集合； 当所述第二心脉式阵列正在所述第一模式中操作时，所述左乘法的执行包含使用输出矩阵的所述第二集合执行左乘法；且 当所述第二心脉式阵列正在所述第二模式中操作时，所述右乘法的执行包含使用输出矩阵的所述第二集合的所述交叉对角线对换执行左乘法。
3.根据权利要求I所述的处理器，其中所述第二心脉式阵列(1100)包含 输入选择电路(1160、1162)，其具有耦合到所述第二心脉式阵列的第二输入集合的输出集合、耦合到矩阵的所述输入集合的第一输入集合，以及耦合到所述第二心脉式阵列的输出集合的第二输入集合；且其中 当所述第二心脉式阵列正在所述第一模式中操作时，所述输入选择电路接收在所述选择电路的所述第一输入集合上接收的矩阵的所述输入集合并将其输出到所述心脉式阵列的所述第二输入集合；且 当所述第二心脉式阵列正在所述第二模式中操作时，所述输入选择电路接收来自所述选择电路的所述第二输入集合的所述第三矩阵集合的所述交叉对角线对换并将其输出到所述心脉式阵列的所述第二输入集合。
4.根据权利要求I到3中任ー权利要求所述的处理器，其中所述第一心脉式阵列(400)包括 多个处理単元，包含边界单元(401、410、420、430)和内部単元，所述处理单元经布置为 N行处理单元，每一行M以边界単元开始且以等于N减M的数目的内部単元(402-404、412-413、421)继续，其中I彡M彡N ;以及 N列处理单元，每一列L含有L减I个内部単元，之后是ー个边界单元，其中I < L < N ; 其中 所述边界単元和内部単元可配置以在所述第一和第二模式中操作； 当在所述第一模式中操作时，所述边界単元(900) 针对对应于所述多个信道矩阵中的一信道矩阵的每ー输入元素确定第一和第二旋转 因子并将其输出到所述边界単元所占据的行中的下一处理单元；且 确定对应于每一信道矩阵的所述输入元素的平方量值的累加值的乘法逆元素； 当在所述第二模式中操作时，所述边界単元(900) 输出等于值I的第一旋转因子；且 输出等于所述乘法逆元素乘以所述输入元素的第二旋转因子；且 所述内部单元经配置以 接收并输出所述第一和第二旋转因子；且 针对对应于所述多个信道矩阵中的一信道矩阵的每ー输入元素 确定并存储等于所述输入元素乘以所述第二旋转因子且加上所述第一旋转因子乘以对应于所述信道矩阵的前ー输入元素的所存储第一值的第一值； 将所述第一值乘以所述第二旋转因子以产生第二值； 将所述输入元素乘以所述第一旋转因子以产生第三值； 当在所述第一模式中操作时，输出所述第三值加上所述第二值；且 当在所述第二模式中操作时，输出从所述第三值减去所述第二值。
5.根据权利要求4所述的处理器，其中所述边界単元包含 平方量值电路(902)； 累加器电路(910)，其具有耦合到所述平方量值电路的输出的第一输入； 平方根电路(920)，其具有耦合到所述累加器电路的输出的输入，所述平方根电路经配置以在第一输出处产生来自所述输入的值的平方根并在第二输出处产生来自所述输入的所述值的平方根倒数； 第一寄存器(930)，其具有耦合到所述平方根电路的所述第一输出的输入； 第二寄存器(932)，其具有耦合到所述平方根电路的所述第二输出的输入； 第一乘法器(934)，其具有耦合到所述第一寄存器的输出的第一输入和耦合到所述平方根电路的所述第二输出的第二输入； 第一选择电路(942)，其具有耦合到所述第一乘法器的输出的第一输入和经耦合以接收等于I的恒定值的第二输入，其中所述第一选择电路经配置以当在所述第一模式中操作时输出所述第一输入的值，且当在所述第二模式中操作时输出所述第二输入的值； 第二选择电路(940)，其具有耦合到所述平方根电路的所述第二输出的第一输入和耦合到所述第二寄存器(932)的输出的第二输入，其中所述第二选择电路经配置以当在所述第一模式中操作时输出所述第一输入的所述值，且当在所述第二模式中操作时输出所述第ニ输入的所述值； 第三寄存器(908 )，其具有耦合到所述平方量值电路的所述输入的输入；以及第二乘法器(946)，其具有耦合到所述第二选择电路(940)的输出的第一输入和耦合到所述第三寄存器(908)的输出的第二输入
6.根据权利要求5所述的处理器，其中 所述第三寄存器(908)经配置以存储等于完成经过所述平方量值电路、所述累加器电路、所述平方根电路和所述第二选择电路的数据路径所需的循环数目的数目的值；且 所述第一(930)和第二(932)寄存器经配置以存储等于所述多个信道矩阵中的信道矩阵数目的数目的值。
7.根据权利要求5或权利要求6所述的处理器，其中所述累加器电路(910)包含 加法器(912)，其具有耦合到所述累加器电路的所述输入的第一输入； 第四寄存器(914)，其具有耦合到所述加法器的输出的输入，和耦合到所述加法器的第ニ输入的输出；且其中 所述平方量值电路(902)包含多个数据路径；且 所述第四寄存器(914)经配置以存储等于所述多个信道矩阵中的信道矩阵数目减去完成经过所述平方量值电路和所述加法器的最长数据路径所需的循环数目的数目的值。
8.根据权利要求5或权利要求6所述的处理器，其中所述平方根电路(920)包含 平方根倒数电路(922)，其具有耦合到所述平方根电路的所述输入的输入； 第四寄存器(924)，其具有耦合到所述平方根电路的所述输入的输入； 第五寄存器(926)，其具有耦合到所述平方根倒数电路的输出的输入和耦合到所述平方根电路的所述第二输出的输出； 乘法器(928)，其具有耦合到所述第四寄存器的输出的第一输入和耦合到所述平方根倒数电路的所述输出的第二输入； 其中 所述平方根倒数电路(922)包含多个数据路径； 所述乘法器(928)包含多个数据路径； 所述第四寄存器(924)经配置以存储等于完成经过所述平方根倒数电路(922)的最长数据路径所需的循环数目的数目的值；且 所述第五寄存器(926)经配置以存储等于完成经过所述乘法器(928)的最长数据路径所需的循环数目的数目的值。
9.根据权利要求4所述的处理器，其中所述内部単元(1000)包含 第一乘法器(1010)，其具有用于接收所述第二旋转因子(1004，s)的第一输入和用于接收输入元素(1002, x)的第二输入； 第二乘法器(1012)，其具有用于接收所述第一旋转因子(1006，c)的第一输入； 第一加法器(1020)，其具有耦合到所述第一乘法器的输出的第一输入和耦合到所述第ニ乘法器的输出的第二输入； 第一寄存器(1022)，其具有耦合到所述第一加法器的输出的输入和耦合到所述第二乘法器的第二输入的输出； 第三乘法器(1026),其具有稱合到所述第一乘法器的所述第二输入的第一输入和f禹合到所述第二乘法器的所述第一输入的第二输入； 第四乘法器(1024)，其具有耦合到所述第一寄存器的所述输出的第一输入和耦合到所述第一乘法器的所述第一输入的所述输入的第二输入；以及 可选加法器-減法器电路(1040)，其具有耦合到所述第三乘法器的输出的第一输入和耦合到所述第四乘法器的输出的第二输入。
10.根据权利要求9所述的处理器，其中 所述第一加法器(1020)包含多个数据路径； 所述第一乘法器(1010)包含多个数据路径； 所述第一寄存器(1022)经配置以存储等于所述多个信道矩阵中的信道矩阵数目减去完成经过所述第一乘法器和所述第一加法器的最长数据路径所需的时钟循环数目的数目的值。
11.根据权利要求4到10中任ー权利要求所述的处理器，其中在所述第一模式中操作的所述第一心脉式阵列响应于从所述第二模式进入所述第一模式而清除所述累加值。
12.根据权利要求I到11中任ー权利要求所述的处理器，其中所述第二心脉式阵列(1100)包括 多个处理单元，包含边界单元(1111、1122、1133)和内部单元(1112、1113、1123)，且经布置为 N行处理单元，每一行M以边界単元开始且以等于数目N减M的数目的内部単元继续，其中I彡M彡N;以及 N列处理单元，每一列L含有L减I个内部単元，之后是ー个边界单元，其中I < L < N。
13.根据权利要求12所述的处理器，其中 每ー边界单元(1111、1133)包含 第一输入选择器电路(MUX)，其用于接收所述第一输入矩阵的元素；以及乘法器(X)，其具有连接到所述第一输入选择器电路的输出的第一输入和用于接收第ニ矩阵的元素的第二输入；且 每ー内部单元(1112、1113、1123)包含 第二输入选择器电路(MUX)，其用于接收所述第一输入矩阵的元素； 乘法器(X)，其具有连接到所述第二输入选择器电路的输出的第一输入和用于接收第ニ矩阵的元素的第二输入； 加法器( + )，其具有连接到所述乘法器的输出的一个输入和用于接收由所述每ー内部単元占据的所述心脉式阵列的相同行的前一列中的所述处理単元的输出的一个输入；且其中所述第二输入选择器电路经配置以当在所述第一模式中操作时输出所述第一输入矩阵的元素，且当在所述第二模式中操作时输出所述第一矩阵的所述交叉对角线对换的元素。
14.一种执行最小均方误差均衡的方法，其包括 在第一心脉式阵列(210、400、612、712)处接收来自多个信道矩阵(202)的时分多路复用矩阵的输入集合(氐Hab);在在第一模式中操作的所述第一心脉式阵列中对矩阵的所述输入集合执行三角形化(508)以产生时分多路复用输出矩阵的第一集合； 其中所述第一心脉式阵列在三角形化完成之后从所述第一模式切換到第二模式； 在在所述第二模式中操作的所述第一心脉式阵列中对所述第一集合执行回代(510)以产生并输出时分多路复用输出矩阵的第二集合(S—1)； 在第二心脉式阵列(220、1100、616、716)处接收来自所述第一心脉式阵列和矩阵的所述输入集合的第二矩阵集合； 在在第一模式中操作的所述第二心脉式阵列中(MUX sel=0)对所述第二矩阵集合与矩阵的所述输入集合执行左乘法(512)以产生时分多路复用输出矩阵的第三集合(Q1)； 其中所述第二心脉式阵列在左乘法完成之后从所述第一模式切換到第二模式； 在在所述第二模式中操作的所述第二心脉式阵列中(MUX sel=l)对所述第三矩阵集合执行交叉对角线对换(513)以产生时分多路复用输出矩阵的第四集合(Q\);以及 在在所述第二模式中操作的所述第二心脉式阵列中对所述第二矩阵集合与所述第四矩阵集合执行右乘法(514)以产生时分多路复用输出矩阵的第五集合(W)。
15.根据权利要求14所述的方法，其中 所述第一心脉式阵列的输出的集合(S—1)耦合到所述第二心脉式阵列的对应输入的第一集合; 所述第一心脉式阵列的输出的所述集合耦合到所述第二心脉式阵列的对应输入的第ニ集合，其中将所述输出集合的交叉对角线对换提供到对应输入的所述第二集合； 当所述第二心脉式阵列正在所述第一模式中操作时，左乘法的所述执行包含使用输出矩阵的所述第二集合执行左乘法；以及 当所述第二心脉式阵列正在所述第二模式中操作时，右乘法的所述执行包含使用输出矩阵的所述第二集合的所述交叉对角线对换执行左乘法。
全文摘要
第一心脉式阵列(210、400、612、712)从多个信道矩阵(202)接收时分多路复用矩阵的输入集合(H,HAB)。在第一模式中，所述第一心脉式阵列对输入矩阵执行三角形化(508)，从而产生第一矩阵集合，且在第二模式中，对所述第一集合执行回代(510)，从而产生第二矩阵集合(R-1)。在第一模式中，第二心脉式阵列(220、1100、616、716)对所述第二矩阵集合与矩阵的所述输入集合执行左乘法(512)，从而产生第三矩阵集合。在第二模式中，所述第二心脉式阵列对所述第三矩阵集合执行交叉对角线对换(513)，从而产生第四矩阵集合(Q'1)，且对所述第二矩阵集合与所述第四矩阵集合执行右乘法(514)。所述第一心脉式阵列在所述三角形化之后从所述第一模式切换到所述第二模式，且所述第二心脉式阵列在所述左乘法之后从所述第一模式切换到所述第二模式。
文档编号H04L25/02GK102656853SQ201080053014
公开日2012年9月5日 申请日期2010年7月20日 优先权日2009年11月23日
发明者瑞哈温达·M·瑞欧, 瑞德·N·马萨睿, 谭海若 申请人:吉林克斯公司