专利名称：多级接收器的制作方法
技术领域：
本发明涉及一种多级接收器，特别涉及一种可应用于高速半导体存储器元件的多级接收器。
背景技术：
输入接收器在半导体元件中已经广泛地应用于接收来自半导体元件外部的输入信号。随着近年来半导体元件增快的工作速度，有必要增加输入接收器的感测速度。在存储器元件的相关领域中，随着数据传送速度的增快，双倍数据率(Double Data Rate, DDR)半导体存储器元件现正发展中。DDR半导体存储器元件利用时钟脉冲信号的上升沿和下降沿处理信号，借以增加半导体元件的工作速度。图I例不使用在一 DDR半导体存储器兀件的一输入接收器10的电路方块图。参 照图1，该输入接收器10包含一前级放大器12、一感测放大器14、和一闩锁电路16。前级放大器12根据一参考电压VREF放大来自存储器兀件外部的一输入信号IN。该前级放大器12典型地包含一 PMOS晶体管差动对以接收输入信号。感测放大器14响应于一时钟脉冲信号CLK(未绘出)的一上升沿以产生放大的输出信号OUTl和反相的输出信号0UT2。闩锁电路16闩锁该感测放大器14的输出信号0UT3和反相输出信号0UT4，以产生输出信号OUT和反相输出信号OUTB至DDR半导体存储器元件中的其他电路。现今DDR半导体存储器元件可分为三种种类DDR1、DDR2和DDR3，其分别具有400MHz、800MHz和I. 6GHz的最大工作频率。当存储器元件的工作频率随着不同世代而增加时，公知技术中的输入接收器无法即时地响应，导致输出信号OUT及反相输出信号OUTB产生失真现象(skewed phenomenon),如图2所示。信号失真现象的结果为输出信号OUT及反相输出信号OUTB没有在同一时间通过中点VMID，其间具有TD的失真时间，典型的TD约为50皮秒(picosecond)或更多。最佳的差动信号处理(特别是高速应用领域)无法承受此一失真时间。据此，有必要提供具有低失真的多级接收器，以符合高速应用的要求。
发明内容
本发明提供一种可应用于高速半导体存储器元件的多级接收器。该多级接收器经配置以产生差动信号给后级电路。本发明的多级接收器的一实施例，包含一输入级，经配置以提供一第一信号及一第二信号，该第二信号为该第一信号的一反向信号；一中间级，I禹合于该输入级；以及一输出级，耦合于该中间级且经配置以产生该差动信号。该中间级包含一第一放大电路，具有一第一正向输入端、一第一负向输入端及一第一输出端，该第一正向输入端经配置以接收该第一信号，该第一负向输入端经配置以接收该第二信号，该第一输出端经配置以产生一第一失真信号；以及一第二放大电路，具有一第二正向输入端、一第二负向输入端及一第二输出端，该第二正向输入端经配置以接收该第二信号，该第二负向输入端经配置以接收该第一信号，该第二输出端经配置以产生一第二失真信号。该输出级包含一第一输入端，经配置以接收该第一失真信号；一第二输入端，经配置以接收该第二失真信号；一第一输出端，经配置以从该第一失真信号及该第二失真信号产生一第一输出信号；以及一第二输出端，经配置以从该第一失真信号及该第二失真信号产生一第二输出信号。本发明可以大大减少输出信号的失真。上文已相当广泛地概述本发明的技术特征，以使下文的本发明详细描述得以获得较佳了解。构成本发明的申请专利范围的的其它技术特征将描述于下文。本发明所属技术领域中普通技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域中普通技术人员也应了解，这类等效建构无法脱离所附的权利要求所界定的本发明的精神和范围。
图I例不使用在一 DDR半导体存储器兀件的一输入接收器的电路方块图； 图2例示输出信号的失真现象；图3例示本发明一实施例的接收器的方块图；图4例示本发明一实施例的输入级；图5例示本发明一实施例的中间级；图6例示本发明一实施例的信号波形；图7例示本发明一实施例的输出级；以及图8例示本发明一实施例的输出级。上述附图中的附图标记说明如下10 输入接收器12 前置放大器14 感测放大器16 闩锁电路30 接收器32 输入级34 中间级36 输出级36' 输出级322 差动对324 电流源326 负载电阻区362 反向器串列364 反向器串列366 反向器串列368 反向器串列IN 输入信号VREF 参考电压
0UT1-0UT4 输出信号OUT 输出信号OUTB 反相输出信号VDD 供应电压源GND 接地电位0P1、0P2 放大器Td 失真时间VMID 中点 PS1、PS2、PS3 相位延迟I NVl-INVI 反相器R3、R4 电阻N1、N2、N3 NMOS 晶体管
具体实施例方式图3例示本发明一实施例的接收器30的方块图。该接收器30根据一参考电压VREF放大来自该接收器30外部的一输入信号IN，以便产生差动输出信号OUT及0UTB。如图3所示，该接收器30为一多级元件，包含一输入级32、一中间级34及一输出级36，其中该中间级34耦合于该输入级32及该输出级36之间。图4例示本发明一实施例的输入级32。参考图4，该输入级32包含一差动对322 (NM0S晶体管NI和N2构成)、一电流源324和一负载电阻区326。这些PMOS晶体管Pl和P2的源极彼此连接以组成该差动对242，该NMOS晶体管NI和N2的源极彼此耦合以形成差动对，该NMOS晶体管NI和N2的栅极经配置以分别接收一参考信号VREF和一输入信号IN。该电流源324耦合于一接地电位GND和该差动对322之间。在本发明的一实施例中，该电流源324由NMOS晶体管N3予以实现。该负载电阻区326耦合于一供应电压源VDD及该差动对322之间。在本发明的一实施例中，该负载电阻区326由二个电阻R3及R4予以实现。参考图4，输出信号OUTl及0UT2由该输入级32的输出端送出，且输出信号OUTl及0UT2为差动信号,也即输出信号0UT2为输出信号OUTl的反向信号。虽然图4所不的输入级32包含NMOS晶体管NI和N2构成的差动对322，本发明的保护范围不限于此一实施例所揭示，本发明的输入级32可为任何适合的差动输入级。图5例示本发明一实施例的中间级34。为了进一步放大输出信号OUTl及0UT2，该中间级34经配置以接收输出信号OUTl及0UT2，并以一放大因数放大输出信号OUTl及0UT2的差异。该中间级34包含一第一放大电路OPl及一第二放大电路0P2，二者可为任何适合的差动输入放大器。在本发明的一实施例中，该第一放大电路OPl的电路结构及该第二放大电路0P2的电路结构相同，因此二者的特性(例如频率响应及放大因数)相同。参考图5,该第一放大电路OPl具有一第一正向输入端、一第一负向输入端及一第一输出端，该第一正向输入端经配置以从该输入级32接收该第一信号0UT1,该第一负向输入端经配置以从该输入级32接收该第二信号0UT2。该第一放大电路OPl操作时根据该参考该第二信号0UT2放大该第一信号OUTl以从其第一输出端产生一第一失真信号0UT3,因此该第一失真信号0UT3的波形与该第一信号OUTl的波形实质上相同，但二者之间具有相位延迟PSl,如图6所示。该第二放大电路0P2具有一第二正向输入端、一第二负向输入端及一第二输出端，该第二正向输入端经配置以从该输入级32接收该第二信号0UT2，该第二负向输入端经配置以从该输入级32接收该第一信号0UT1。该第二放大电路0P2操作时根据该参考该第一信号OUTl放大该第二信号0UT2以从其第二输出端产生一第二失真信号0UT4，因此该第二失真信号0UT4的波形与该第二信号0UT2的波形实质上相同，但二者之间具有相位延迟PS2，如图6所示。图7例不本发明一实施例的输出级36。为了产生具有低失真时间的差动信号,该输出级36进行一相位偏移操作以抵销该第一失真信号0UT3与该第二失真信号0UT4之间的失真时间。该输出级36稱合于该中间级34且包含一第一输入端、一第二输入端、一第一输出端及一第二输出端，该第一输入端经配置以接收该第一失真信号0UT3,该第二输入端经配置以接收该第二失真信号0UT4。该输出级36操作时从该第一失真信号0UT3及该第 二失真信号0UT4产生一第一输出信号OUT,并从该第一失真信号0UT3及该第二失真信号0UT4产生一第二输出信号OUTB。该第二输出信号OUTB为该第一输出信号OUT的反向信号，也即，该第二输出信号OUTB与该第一输出信号OUT为低失真的差动信号。参考图7，该输出级36另包含一第一反向器串列362及一第二反向器串列364。该第一反向器串列362包含多个在该第一输入端及该第一输出端之间串联I禹合的反向器,该第二反向器串列364包含多个在该第二输入端及该第二输出端之间串联耦合的反向器。在本发明的一实施例中，该第一反向器串列362及该第二反向器串列364各由三级反相器构成。该第一反向器串列与该第二反向器串列各包含至少一电容器，I禹合于一共用点。参考图7，该第一反向器串列362由三个串联耦合的反相器INV1、INV2、INV3构成；该第二反向器串列364由三个串联耦合的反相器INV4、INV5、INV6构成。该第一反向器串列362的反向器INVl的输入端接收该第一失真信号0UT3,该反向器INVl的输出端I禹合于该第二反向器串列364的反向器INV5的输入端。该第二反向器串列364的反向器INV4的输入端接收该第二失真信号0UT4,该反向器INV4的输出端I禹合于该第一反向器串列362的反向器INV2的输入端。在该第一失真信号0UT3及该第二失真信号0UT4的传送过程中，该反向器INVl及该反向器INV4的输出信号分别在一短暂延迟时间后改变逻辑状态。该反向器INVl的输出端连接于该反向器INV6的输入端，且该反向器INV2的输出端连接于该反向器INV5的输入端，因此该第二输出信号OUTB根据该第一失真信号0UT3及该第二失真信号0UT4改变逻辑状态。相同地，该反向器INV4的输出端连接于该反向器INV3的输入端，且该反向器INV5的输出端连接于该反向器INV2的输入端，因此该第一输出信号OUT根据该第一失真信号0UT3及该第二失真信号0UT4改变逻辑状态。由于该第一失真信号0UT3及该第二失真信号0UT4被延迟且送入该第一反向器串列362及该第二反向器串列364，该第二输出信号OUTB与该第一输出信号OUT之间的失真时间可予以减少。参考图7，该第一反向器串列362的反向器的数量与该第二反向器串列364的反向器的数量相同，但本发明的保护范围不限于此一实施例所揭示。在本发明的一实施列中，该第一反向器串列362与该第二反向器串列364具有相同的驱动强度，因此该第一反向器串列362与该第二反向器串列364的传递时间实质上相同。该输出级36可基于相同原理以其它电路结构予以实现。图8例示本发明另一实施例的输出级36'。该输出级36'包含一第一反向器串列366及一第二反向器串列368。该第一反向器串列366包含三个在该第一输入端及该第二输出端之间串联I禹合的反向器INV7、INV8、INV9 ;该第二反向器串列368包含三个在该第二输入端及该第一输出端之间串联耦合的反向器INV10、INVlU INV12。参考图8,该第一反向器串列366的反向器INV7的输入端接收该第一失真信号0UT3，该第二反向器串列368的反向器INVlO的输入端接收该第二失真信号0UT4。该第二反向器串列368的反向器INV12的输出端经配置以产生该第一输出信号OUT,该第一反向器串列366的反向器INV9的输出端经配置以产生该第二输出信号0UTB。
在该第一失真信号0UT3及该第二失真信号0UT4的传送过程中，该反向器INV7及该反向器INVlO的输出信号分别在一短暂延迟时间后改变逻辑状态。该反向器INV8的输出端连接于该反向器INV9的输入端，因此该第二输出信号OUTB根据该第一失真信号0UT3及该第二失真信号0UT4改变逻辑状态。相同地，该反向器INVll的输出端连接于该反向器INV12的输入端，因此该第一输出信号OUT根据该第一失真信号0UT3及该第二失真信号0UT4改变逻辑状态。由于该第一失真信号0UT3及该第二失真信号0UT4被延迟且送入该第一反向器串列3662及该第二反向器串列368,该第二输出信号OUTB与该第一输出信号OUT之间的失真时间可予以减少。本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域中普通技术人员应了解，在不背离所附权利要求所界定的本发明精神和范围内，本发明的教示及揭示可作种种的替换及修饰。例如，上文揭示的许多工艺可以不同的方法实施或以其它工艺予以取代，或者采用上述二种方式的组合。此外，本申请的权利范围并不局限于上文揭示的特定实施例的工艺、机台、制造、物质的成份、装置、方法或步骤。本发明所属技术领域中普通技术人员应了解，基于本发明教示及揭示工艺、机台、制造、物质的成份、装置、方法或步骤，无论现在已存在或日后开发，其与本案实施例揭示以实质相同的方式执行实质相同的功能，而达到实质相同的结果，也可使用于本发明。因此，所附的权利要求用以涵盖用以此类工艺、机台、制造、物质的成份、装置、方法或步骤。
权利要求
1.一种产生差动信号的多级接收器，包含 一输入级，经配置以提供一第一信号及一第二信号，该第二信号为该第一信号的一反向信号； 一中间级，耦合于该输入级，该中间级包含 一第一放大电路，具有一第一正向输入端、一第一负向输入端及一第一输出端，该第一正向输入端经配置以接收该第一信号，该第一负向输入端经配置以接收该第二信号，该第一输出端经配置以产生一第一失真信号；以及 一第二放大电路，具有一第二正向输入端、一第二负向输入端及一第二输出端，该第二正向输入端经配置以接收该第二信号，该第二负向输入端经配置以接收该第一信号，该第二输出端经配置以产生一第二失真信号；以及 一输出级，耦合于该中间级且经配置以产生该差动信号，该输出级包含 一第一输入端，经配置以接收该第一失真信号； 一第二输入端，经配置以接收该第二失真信号； 一第一输出级输出端，经配置以从该第一失真信号及该第二失真信号产生一第一输出信号；以及 一第二输出级输出端，经配置以从该第一失真信号及该第二失真信号产生一第二输出信号。
2.根据权利要求I所述的多级接收器，其中该第一放大电路的电路结构及该第二放大电路的电路结构相同。
3.根据权利要求I所述的多级接收器，其中该输出级另包含 一第一反向器串列，包含多个在该第一输入端及该第一输出级输出端之间串联I禹合的反向器； 一第二反向器串列，包含多个在该第二输入端及该第二输出级输出端之间串联I禹合的反向器；以及 其中该第一反向器串列的至少一个反向器的一输出端耦合于该第二反向器串列的至少一个反向器的一输入端，且该第二反向器串列的至少一个反向器的一输出端耦合于该第一反向器串列的至少一个反向器的一输入端。
4.根据权利要求3所述的多级接收器，其中该第一反向器串列的反向器的数量与该第二反向器串列的反向器的数量相同。
5.根据权利要求3所述的多级接收器，其中该第一反向器串列与该第二反向器串列具有相同的驱动强度。
6.根据权利要求3所述的多级接收器，其中该第一反向器串列与该第二反向器串列各包含至少一电容器，稱合于一共用点。
7.根据权利要求3所述的多级接收器，其中该第一反向器串列包含串联耦合的第一反向器及第二反向器，该第二反向器串列包含串联耦合的第三反向器及第四反向器，该第一反向器的一输入端经配置以接收该第一失真信号，该第一反向器的一输出端I禹合于该第四反向器的一输出端，该第三反向器的一输入端经配置以接收该第二失真信号，该第三反向器的一输出端I禹合于该第二反向器的一输出端。
8.根据权利要求I所述的多级接收器，其中该输出级另包含一第一反向器串列，包含多个在该第一输入端及该第二输出端之间串联I禹合的反向器； 一第二反向器串列，包含多个在该第二输入端及该第一输出端之间串联I禹合的反向器；以及 其中该第一反向器串列的至少一个反向器的一输出端耦合于该第二反向器串列的至少一个反向器的一输入端，且该第二反向器串列的至少一个反向器的一输出端耦合于该第一反向器串列的至少一个反向器的一输入端。
9.根据权利要求8所述的多级接收器，其中该第一反向器串列的反向器的数量与该第二反向器串列的反向器的数量相同。
10.根据权利要求8所述的多级接收器，其中该第一反向器串列与该第二反向器串列 具有相同的驱动强度。
11.根据权利要求8所述的多级接收器，其中该第一反向器串列包含串联耦合的第一反向器及第二反向器，该第二反向器串列包含串联耦合的第三反向器及第四反向器，该第一反向器的一输入端经配置以接收该第一失真信号，该第二反向器的一输出端I禹合于该第三反向器的一输出端，该第三反向器的一输入端经配置以接收该第二失真信号，该第四反向器的一输出端I禹合于该第一反向器的一输出端。
全文摘要
本发明提供一种多级接收器，其一实施例包含一输入级、一中间级及一输出级。该输入级经配置以提供一第一信号及一第二信号。该中间级耦合于该输入级，且包含一第一放大电路及包含一第二放大电路。该第一放大电路的正向输入端及负向输入端分别接收该第一信号及该第二信号。该第二放大电路的正向输入端及负向输入端分别接收该第二信号及该第一信号。该输出级耦合于该中间级且经配置以从该中间级的输出信号产生低失真的差动信号。本发明可以大大减少输出信号的失真。
文档编号H04B1/16GK102752004SQ201110202789
公开日2012年10月24日 申请日期2011年7月20日 优先权日2011年4月20日
发明者庄育盟 申请人:南亚科技股份有限公司