专利名称：基于fpga的相移键控调制器的制作方法
技术领域：
本实用新型涉及一种基于FPGA的相移键控调制器，属于数字信号处理技术领域。
背景技术：
传统的相移键控QPSK)调制器主要基于传统门电路器件或通用数字信号处理 (Digital Signal Processing，简称DSP)实现。由传统门电路器件组成的相移键控调制器， 往往体积比较大，存在调试困难，不易改进，不易增加新功能等缺点。由而通用DSP组成的相移键控调制器，由于通用数字信号处理都是按程序顺序执行，支持的速率比较低，不能突破运算量和硬件参数的限制，无法完成高速率调制。目前所公开的ASK-PSK调制器是由两路PSK信号分别受两路ASK信号调制，再经过模拟和电路输出，以消除PSK相位突变产生的发射系统的过压放电问题。但该技术需要采用与非门、反相器等传统门电路器件和模拟运放以及二极管等器件，不仅使用器件比较多，电路体积比较大，而且不易调试，也不易在调制器上增加新功能。而FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在逻辑单元阵(PAL)、可配置逻辑模块(GAL)、复杂可编程逻辑器件(CPLD)等可编程器件的基础上进一步发展的产物，FPGA提供了最高的逻辑密度、最丰富的特性和最高的性能，但对于需要对器件进行编程才能使用。
发明内容本实用新型的目的是提供一种性能稳定、易于调试、灵活性和可移植性好的基于 FPGA的相移键控调制器。本实用新型为达到上述目的的技术方案是一种基于FPGA的相移键控调制器，其特征在于包括同步寄存器、相位累加单元、正弦ROM查找表、时钟处理单元以及码型变换单元、乘法单元和D/A转换器，同步寄存器的输入端接载波频率控制字信号、输出端通过相位累加单元和正弦ROM查找表接乘法单元的输入端，时钟处理单元的输入端接外部时钟信号、输出端分别接同步寄存器和相位累加单元，码型变换单元的输入端接基带信号、输出端接乘法单元，且乘法单元的相移键控信号输出端接D/A转换器。本实用新型的相移键控调制器的数字逻辑中仅在一片FPGA芯片进行编辑而实现，通过同步寄存器、相位累加单元、正弦ROM查找表以及时钟处理单元、码型变换单元和乘法单元得到所需的相移键控信号提供给D/A转换器，D/A转换器将经数模转换所得到的模拟已调2PSK信号接入到功放及发射机部分并通过天线发射到无线空间。本实用新型调制器成本较低，集成度高，可靠性好，时钟频率可达几百兆，运算速度快，调制器的输入/输出接口较多，能方便地调试、改进和增加新功能，性能稳定，灵活性和可移植性好，产生的 2PSK信号载波频率范围宽，信号精度高，可提供高速率的2PSK调制。
以下结合附图对本实用新型的实施例作进一步的详细描述。[0007]
图1本实用新型的基于FPGA的相移键控调制器的框图。
具体实施方式
见图1所示，本实用新型基于FPGA的相移键控调制器，包括同步寄存器、相位累加单元、正弦ROM查找表、时钟处理单元以及码型变换单元、乘法单元和D/A转换器，同步寄存器的输入端接载波频率控制字信号、输出端通过相位累加单元及正弦ROM查找表接乘法单元的正弦波输入端，该载波频率控制字信号可由用户进行预置，可根据用户要求设置正弦载波频率，将载波频率控制字信号输入至同步寄存器内，时钟处理单元的输入端接外部时钟信号、输出端分别接同步寄存器和相位累加单元，外部时钟信号经时钟处理单元处理后得到FPGA内部的调制器系统时钟脉冲信号并提供给同步寄存器和相位累加单元，当系统时钟每发送一个时钟脉冲，相位累加单元就将载波频率控制字数据与累加相位数据进行相力口，使相位累加单元在每一个系统时钟脉冲的输入时，把载波频率控制字数据累加，使相位累加单元输出的数据为合成信号的相位数据而输出正弦载波频率，该正弦载波频率经正弦 ROM查找表将正弦载波输出并送到乘法单元，而码型变换单元的输入端接基带信号、输出端接乘法单元，基带信号经过码型变换单元实现码型变换后，与正弦载波信号在乘法单元进行相乘，得到调制后的相移键控信号，乘法单元具有相移键控信号输出端接D/A转换器，因此可通过调制器的相移键控信号输出端口输出相移键控信号，其D/A转换器可采用普通或高速D/A转换器，本实用新型的FPGA器件可采用Altera公司Cyclone系列的EP3C10E144， 该器件内嵌存储器，时钟管理方便，具有低功耗、高性能和低成本等特点。见图1所示，本实用新型的时钟处理单元包括锁相环倍频单元和分频处理单元， 锁相环倍频单元的输入端接外部时钟信号、输出端接分频处理单元，可根据外部输入的晶振频率和用户预置的分频比设置系统时钟的频率，时钟分频参数可通过拨码开关连接到 FPGA的I/O进行设置，通过锁相环倍频单元进行倍频处理和分频处理单元进行分频处理， 得到调制器内部的系统时钟脉冲信号，分频处理单元输出端分别接同步寄存器和相位寄存器的时钟端，给同步寄存器和相位寄存器提供调制器系统时钟脉冲信号。见图1所示，本实用新型的相位累加单元包括加法器和相位寄存器，加法器的输入端接同步寄存器、输出端接相位寄存器，且相位寄存器的数据反馈端接加法器，因此当调制器系统时钟每发送一个时钟脉冲信号，累加器就将载波频率控制字数据与相位寄存器输出的累加相位数据相加，把相加后数据的结果再送至相位寄存器的数据输入端，相位寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到累加器的输入端，以使累加器在下一个时钟脉冲的作用下继续与载波频率控制字数据相加。这样，相位累加单元在调制器系统时钟作用下，不断对载波频率控制字数据进行线性相位累加，以输出正弦载波频率。本实用新型的调制器接收外部载波频率控制字信号、外部时钟信号以及基带信号后，以调制器的相移键控信号输出已调的相移键控OPSK)信号，并接入到功放及发射机部分，即可将已调相移键控信号通过天线发射到无线空间。
权利要求1.一种基于FPGA的相移键控调制器，其特征在于包括同步寄存器、相位累加单元、正弦ROM查找表、时钟处理单元以及码型变换单元、乘法单元和D/A转换器，同步寄存器的输入端接载波频率控制字信号、输出端通过相位累加单元和正弦ROM查找表接乘法单元的输入端，时钟处理单元的输入端接外部时钟信号、输出端分别接同步寄存器和相位累加单元， 码型变换单元的输入端接基带信号、输出端接乘法单元，且乘法单元的相移键控信号输出端接D/A转换器。
2.根据权利要求1所述的基于FPGA的相移键控调制器，其特征在于所述的时钟处理单元包括锁相环倍频单元和分频处理单元，锁相环倍频单元的输入端接外部时钟信号、输出端接分频处理单元，且分频处理单元输出端分别接同步寄存器和相位寄存器的时钟端。
3.根据权利要求1所述的基于FPGA的相移键控调制器，其特征在于所述的相位累加单元包括加法器和相位寄存器，加法器的输入端接同步寄存器、输出端接相位寄存器，且相位寄存器的数据反馈端接加法器。
专利摘要本实用新型涉及一种基于FPGA的相移键控调制器，包括同步寄存器、相位累加单元、正弦ROM查找表、时钟处理单元以及码型变换单元、乘法单元和D/A转换器，同步寄存器的输入端接载波频率控制字信号、输出端通过相位累加单元和正弦ROM查找表接乘法单元的输入端，时钟处理单元的输入端接外部时钟信号、输出端分别接同步寄存器和相位累加单元，码型变换单元的输入端接基带信号、输出端接乘法单元，且乘法单元的相移键控信号输出端接D/A转换器。本实用新型具有性能稳定、易于调试、灵活性和可移植性好的特点。
文档编号H04L27/20GK202222006SQ20112037883
公开日2012年5月16日 申请日期2011年9月28日 优先权日2011年9月28日
发明者乔宏哲, 汤雪彬, 金舒萍 申请人:常州机电职业技术学院