专利名称：一种全数字直接序列扩频通信系统及其伪码快速捕获方法
技术领域：
本发明涉及射频通信和数字信号处理领域，尤其涉及一种应用于大多普勒条件下的全数字直接序列扩频通信系统及其伪码快速捕获方法。
背景技术：
直接序列扩频通信因为具有强抗干扰能力、强抗截获能力、保密性、便于实现多址通信等优点，逐渐成为现代通信的主要技术。扩频通信的原理是用高速率的扩频序列在发射端扩展信号的频谱，而在接收端用相同的扩频码序列进行解扩，把展开的扩频信号还原成原来的信号。直接序列扩频方式是直接用伪噪声序列对载波进行调制，要传送的数据信息需要经过信道编码后，与伪噪声序列进行模2和生成复合码去调制载波。这里的伪噪声序列称为伪码，最常用的有GOLD码。伪码的捕获是实现扩频通信的前提，目前比较常见的伪码捕获方法有串行搜索方法和并行搜索方法。串行搜索方法也叫滑动相关法，分别对伪码相位和载波多普勒频率进行搜索，搜索次数多，捕获时间长。并行搜索方法分为伪码相位并行搜索和载波频率并行搜索，它将两维搜索减少到一维搜索，降低搜索次数，从而减少了捕获时间，但是对于伪码周期长、多普勒频率大的情况，仍需要一定的时间进行捕获。对于低轨道卫星(LEO)、火箭、 导弹等过境时间很短的情况，尽量地减少捕获时间是非常有意义的。
发明内容
本发明提供了一种全数字直接序列扩频通信系统及其伪码快速捕获方法，能快速捕获伪码并实现解调，适用于低轨道卫星(LEO)、火箭、导弹等具有大多普勒频偏并且过境时间很短的情况。本发明首先揭示了一种全数字直接序列扩频通信系统，其接收端包括依次相连的接收天线、射频滤波器、低噪声放大器、混频器、中频滤波器，以及与所述混频器相连的频率合成器，与中频滤波器依次的还有自动增益控制电路、AD模数转换器和一个FPGA现场可编程门阵列模块，所述的FPGA与所述的频率合成器相连，所述的FPGA对输入信号进行处理， 捕获伪码和载波，并对输入信号进行解扩，输出解调数据。进一步地，该FPGA模块包括下混频模块、低通滤波器模块、载波数控振荡器模块、 伪码捕获模块、多普勒补偿模块、伪码恢复环模块、伪码数控振荡器模块、伪码生成模块、解扩模块、载波FFT模块和载波恢复环模块；其中，所述FPGA的输入信号和载波数控振荡器模块产生的本地载波信号分别送入下混频模块输出混频信号，混频信号经过低通滤波器模块滤除二倍频分量输出基带信号，所述伪码捕获模块对基带信号进行处理，获得伪码相位信号，输出到伪码生成模块的一个输入端控制伪码相位；所述低通滤波器模块输出的的基带信号连接到所述伪码恢复环模块，伪码恢复环模块产生鉴相误差信号输出到所述伪码数控振荡器模块控制数控振荡器频率，伪码数控振荡器模块的输出用作伪码生成模块的时钟信号；所述低通滤波器模块的输出端和所述伪码生成模块的输出端分别与所述解扩模块的两个输入端相连，所述解扩模块解扩基带信号输出解调数据；解扩后信号送入载波FFT模块， 算出载波多普勒频偏后送到多普勒补偿模块，产生两个不同的补偿频率值分别输出到载波数控振荡器模块和伪码数控振荡器模块；所述解扩模块的输出端同时与所述载波恢复环模块的输入端相连，载波恢复环模块的输出与载波数控振荡器模块相连。更进一步地，所述伪码捕获模块包括多普勒消除模块、FFT模块、点乘模块、IFFT 模块、绝对值模块、最大值模块和门限判决模块，所述多普勒消除模块使接收信号的多普勒频率为0，再输出到FFT模块，FFT的输出结果和已经计算好的本地伪码FFT结果分别连接到所述点乘模块的两个输入端，点乘后输出到IFFT模块，所述绝对值模块和最大值模块对 IFFT模块的输出结果取绝对值并比较后取最大值，所述门限判决模块比较最大值是否超过门限，若最大值未超过门限，则继续运算直到有超过门限值出现；若最大值超过门限，则判定伪码相位捕获，同时通过最大值所在位置求出伪码相位误差。优选地，所述的多普勒消除模块用差分的方式实现，即接收信号与其自身的一个伪码相位延时后的信号相乘。优选地，当所述伪码捕获模块得到伪码相位差估计值后，修正本地伪码相位，输出到所述的伪码生成模块，在所述的解扩模块中对基带信号解扩，解扩后的信号经过所述的载波FFT模块后的得到载波多普勒频率。优选地，当载波和伪码捕获后，载波恢复环和伪码恢复环闭合实现环路锁定。本发明还揭示了一种全数字直接序列扩频伪码快速捕获方法，在前述的直接序列扩频通信系统中快速捕获伪码相位，包括如下步骤(I)FPGA的输入信号和载波数控振荡器模块产生的本地载波信号分别送入下混频模块输出混频信号，混频信号经过低通滤波器模块滤除二倍频分量输出基带信号，输入到所述伪码捕获模块；(2)所述伪码捕获模块通过所述多普勒消除模块使接收信号的多普勒频率为0， 再输出到FFT模块，FFT的输出结果和已经计算好的本地伪码FFT结果分别连接到所述点乘模块的两个输入端，点乘模块输出端连接到IFFT模块，所述绝对值模块和最大值模块对 IFFT模块的输出结果取绝对值并比较后取最大值，所述门限判决模块比较最大值是否超过门限，若最大值未超过门限，则继续运算直到有超过门限值出现；若最大值超过门限，则判定伪码相位捕获，同时通过最大值所在位置求出伪码相位误差；(3)根据该相位差，修正本地伪码相位。当所述伪码捕获模块得到伪码相位差估计值后，修正本地伪码相位，输出到所述的伪码生成模块，在所述的解扩模块中对基带信号解扩，解扩后的信号经过所述的载波FFT 模块后的得到载波多普勒频率。可见，本发明中，硬件上采用一次下混频结构，接收信号经过放大滤波后混频到中频信号，经过AGC放大后，通过ADC模数转换芯片实现从模拟域到数字域的变换。数字信号处理用一块xilinx的FPGA实现，ADC采样信号首先与本地载波NCO信号混频，经过滤波后得到基带信号，基带信号采用差分相乘的方式消除残余的载波多普勒频率，从而无需在载波频率域上进行扫描就可以通过FFT算法一次获得接收信号与本地伪码相位偏差，当得到伪码相位偏差后，修正本地伪码相位，与接收信号相关，再次利用FFT算法计算得到载波多普勒频率，并将该频率值补偿到载波NCO和伪码NCO上，从而实现载波频率捕获和伪码捕获。
与现有技术相比，本发明具有以下有益的技术效果1)本发明采用一次下变频结构，ADC对较高的中频信号进行欠采样，从而简化了电路的设计，降低了电路的功耗和复杂度，实现小型化设计；2)本发明在FPGA中实现伪码捕获、载波和伪码跟踪以及数据解调，码速率、数据速率可由FPGA参数设置，并且接收本振信号频率也由FPGA配置，可以灵活地适应不同载波频率、不同码速率或不同数据速率的任务。3)本发明采用差分和FFT结合的方法，先利用差分去除载波多普勒，再利用FFT伪码相位并行搜索的方法确定接收信号与本地伪码相位偏差，在得到伪码相位差后，修正本地伪码相位，并与未进行差分处理的接收信号进行相关运算，对相关运算结果不做积分处理，而是做FFT运算，从而得到载波多普勒频率。本发明通过两次FFT运算分别实现伪码相位和载波频率的并行搜索，从而大大降低了捕获时间。
图1是本发明全数字直接序列扩频通信系统的结构示意框图；图2是本发明中FPGA内部模块示意框图；图3是本发明中伪码捕获模块结构示意框图；图4是伪码捕获信号流示意图；图5是伪码相位捕获后载波频率捕获示意图；图6是多普勒消除模块产生的信噪比损失示意图。
具体实施例方式下面结合实施例和附图来详细说明本发明，但本发明并不仅限于此。如图1所示，一种全数字直接序列扩频通信系统，硬件上包括射频滤波器、低噪声放大器、频率合成器、混频器、中频滤波器、AGC(自动增益控制电路)、AD模数转换器以及 FPGA(Field Programmable Gate Array，现场可编程门阵列)。其中，射频滤波器与低噪声放大器相连，低噪声放大器的输出和频率合成器的输出与混频器的两个输入相连，混频器、 中频滤波器、AGC、AD模数转换器以及FPGA依次相连。其中模拟电路包括射频滤波器、低噪声放大器、频率合成器、混频器、中频滤波器和AGC，目的是将天线接收到的微弱射频信号进行滤波、放大、下变频，并将下变频后的中频信号进行自动增益控制使输出功率为常量，以实现大的动态范围。频率合成器的频率在系统初始化时由FPGA配置。AGC输出的模拟信号经过AD模数转换器变换到数字信号送给FPGA，数字信号采样频率fs = 40MHz，如果要求模拟的中频信号频率fIF满足奈奎斯特采样定理而要求小于 fs/2，那么中频频率太低采用一次下变频结构无法滤除镜像频率。所以为了适应一次下变频结构，采用了欠采样定理，中频频率fs = NfIF+f。，其中N为整数，只要满足f。< fs/2即可将信号不失真采样。对数字信号的处理，包括伪码捕获和跟踪，载波跟踪，数据解调等，均在FPGA内部完成。如图2所示，FPGA内部包括下混频模块、低通滤波器模块、载波数控振荡器(载波 NC0)模块、伪码捕获模块、多普勒补偿模块、伪码恢复环模块、伪码数控振荡器(伪码NC0)模块、伪码生成模块、解扩模块、载波FFT模块和载波恢复环模块。FPGA的输入信号和载波 NCO模块产生的本地载波信号混频并经过低通滤波器模块滤除二倍频分量输出基带信号， 伪码捕获模块对基带信号进行处理后，获得伪码相位信号，用该相位的伪码信号与接收信号相关解扩，并做FFT运算得到载波多普勒频率，从而实现载波和伪码的捕获；当载波和伪码捕获后，载波恢复环和伪码恢复环闭合实现环路锁定。伪码捕获模块包括多普勒消除模块、FFT模块、点乘模块、IFFT模块、绝对值模块、 最大值模块和门限判决模块。它们的连接关系如图3所示。图4画出了伪码捕获的信号链路，虚线的框图内是多普勒消除模块的原理，延时 TD可以是整数个伪码码片长度，可取一个码片时间TC。首先接收到的信号的数学表达式为 rk = 4lPd(tk - r)c[(l + η)( , - r)]cos(m1Ftk -mdtk-0k) + nk( 1 )其中P为信号功率，tk为采样时刻，d()表示调制信息数据，c()表示伪码数据，η 表示伪码的多普勒频偏，ωιρ表示中频频率，^^表示载波多普勒频率，ek为载波相位，nk 表示高斯白噪声，其中伪码多普勒频偏与载波多普勒频偏满足关系n = cod/23ifK，fK为射频接收信号载波频率。经过下混频器模块和低通滤波器模块后，得到rck = ^iPdkCk(T) cos(A /, - 0k) + vck(2)rsk = 4Pdkck(T)^m(hodtk-0k) + vsk( 3 )其中dk是d(tk)的缩写，Ck(T)是C(tk-x)的缩写，经过多普勒取消模块后，得到Ak = PVcos ( Δ ω dtk- θ k) cos [ Δ ω d (tk-TD) - θ k) ] +nAk (4)Bk = PVsin ( Δ ω dtk- θ k) cos [ Δ ω d (tk-TD) - θ k) ] +nBk (5)Ck = PVcos ( Δ ω dtk- θ k) sin [ Δ ω d (tk-TD) - θ k) ] +nck (6)Dk = PVsin ( Δ ω dtk- θ k) sin [ Δ ω d (tk-TD) - θ k) ] +nDk (7)其中V = dkdk(TD) ck( τ )ck( τ +TD)。dk、dk(TD)的采样时间差为 TD，一般远远小于信息数据周期，所以dkdk(TD)近似一直等于1。而根据m序列的移位相加定理m序列与其自身的延时序列相乘得到的序列仍然是其自身的另一延时序列，即ca^cak-dj。)= c(tk-d2T。)，其中屯，d2 e [1，L-l]，L是m序列长度。经仿真GOLD序列也符合该特性。所以V = ck( τ +Td)仍是接收伪码序列，只是增加了一个固定延时。将多普勒消除后的信号各取两路相加和相减，得到I、Q两路信号分别为Ik = Ak+Dk = PVcos ( Δ ω dTD) +Nlk (8)Qk = Ck-Bk = PVsin(Δ ωdTD) +Ngk (9)上式中Δ codTD为常数，式中可以看出新的两路I、Q信号没有多普勒频率存在，这样采用通常的FFT伪码相位并行捕获方法就可以获得伪码相位差，如图4所示。当IFFT模块计算得到伪码相位差估计值后，修正本地伪码相位，并用来与接收信号相关解扩，得到解调数据。解扩后的I、Q两路信号只包含载波多普勒频率一个未知量，只要一次FFT运算即可得到，即经过载波FFT计算，得到多普勒频率。通过两次FFT运算和一次IFFT运算，在伪码相位和载波多普勒频率两个搜索空间都实现并行搜索，相对于伪码相位并行搜索或者载波多普勒频率并行搜索，伪码捕获速度提高了 2 3个数量级，相对于传统的两个搜索空间都串行的搜索的方式，伪码捕获速度更是提高了 4 5个数量级。以上的叙述过程中，对噪声都没有考虑，下面单独对噪声的影响进行分析。式(1)中的噪声表达式为nk = y[2{nck cos(coIFtk -codtk、+ nsk sm(aIptk -mdtk)}( 10 )其中n。k、nsk是相互独立的零均值，方差为o2/^的高斯白噪声。经过下混频和滤波后得到式O)、式(3)中噪声表达式为vck = nckcos Δ ω dtk_nsksin Δ ω dtk (11)vsk = ncksin Δ ω dtk+nskcos Δ ω dtk (12)因为n。k、nsk相对Acod来说是宽带噪声，对Δ ω d不敏感，所以为方便起见，可以在Δ cod = 0的情况下进行分析，从而v。k = n。k，Vsk = nsk。另外ck、dk的取值为随机分布的 +1/_1，不会对噪声的分布特性产生影响，所以也不需要考虑。因此可以推导出式G 7)
中的噪声为
权利要求
1.一种全数字直接序列扩频通信系统，其接收端包括依次相连的接收天线、射频滤波器、低噪声放大器、混频器、中频滤波器，以及与所述混频器相连的频率合成器，其特征在于所述的接收端还包括依次相连的自动增益控制电路、AD模数转换器和一个FPGA现场可编程门阵列模块，所述的自动增益控制电路的输入端与所述中频滤波器的输出端相连，所述的FPGA与所述的频率合成器相连，所述的FPGA对输入信号进行处理，捕获伪码和载波， 并对输入信号进行解扩，输出解调数据。
2.如权利要求1所述的一种全数字直接序列扩频通信系统，其特征在于所述的FPGA 模块包括下混频模块、低通滤波器模块、载波数控振荡器模块、伪码捕获模块、多普勒补偿模块、伪码恢复环模块、伪码数控振荡器模块、伪码生成模块、解扩模块、载波FFT模块和载波恢复环模块；其中，所述FPGA的输入信号和载波数控振荡器模块产生的本地载波信号分别送入下混频模块输出混频信号，混频信号经过低通滤波器模块滤除二倍频分量输出基带信号，所述伪码捕获模块对基带信号进行处理，获得伪码相位信号，输出到伪码生成模块的一个输入端控制伪码相位；所述低通滤波器模块输出的的基带信号连接到所述伪码恢复环模块，伪码恢复环模块产生鉴相误差信号输出到所述伪码数控振荡器模块控制数控振荡器频率，伪码数控振荡器模块的输出用作伪码生成模块的时钟信号；所述低通滤波器模块的输出端和所述伪码生成模块的输出端分别与所述解扩模块的两个输入端相连，所述解扩模块解扩基带信号输出解调数据；解扩后信号送入载波FFT模块，算出载波多普勒频偏后送到多普勒补偿模块，产生两个不同的补偿频率值分别输出到载波数控振荡器模块和伪码数控振荡器模块；所述解扩模块的输出端同时与所述载波恢复环模块的输入端相连，载波恢复环模块的输出与载波数控振荡器模块相连。
3.如权利要求2所述的一种全数字直接序列扩频通信系统，其特征在于所述伪码捕获模块包括多普勒消除模块、FFT模块、点乘模块、IFFT模块、绝对值模块、最大值模块和门限判决模块，所述多普勒消除模块使接收信号的多普勒频率为0，再输出到FFT模块，FFT的输出结果和已经计算好的本地伪码FFT结果分别连接到所述点乘模块的两个输入端，点乘后输出到IFFT模块，所述绝对值模块和最大值模块对IFFT模块的输出结果取绝对值并比较后取最大值，所述门限判决模块比较最大值是否超过门限，若最大值未超过门限，则继续运算直到有超过门限值出现；若最大值超过门限，则判定伪码相位捕获，同时通过最大值所在位置求出伪码相位误差。
4.如权利要求3所述的一种全数字直接序列扩频通信系统，其特征在于所述的多普勒消除模块用差分的方式实现，即接收信号与其自身的一个伪码相位延时后的信号相乘。
5.如权利要求3所述的一种全数字直接序列扩频通信系统，其特征在于当所述伪码捕获模块得到伪码相位差估计值后，修正本地伪码相位，输出到所述的伪码生成模块，在所述的解扩模块中对基带信号解扩，解扩后的信号经过所述的载波FFT模块后的得到载波多普勒频率。
6.如权利要求5所述的一种全数字直接序列扩频通信系统，其特征在于当载波和伪码捕获后，载波恢复环和伪码恢复环闭合实现环路锁定。
7.—种全数字直接序列扩频伪码快速捕获方法，在如权利要求3所述的一种直接序列扩频通信系统中快速捕获伪码相位差，其特征在于，包括如下步骤(1)所述FPGA的输入信号和载波数控振荡器模块产生的本地载波信号分别送入下混频模块输出混频信号，混频信号经过低通滤波器模块滤除二倍频分量输出基带信号，输入到所述伪码捕获模块；(2)所述伪码捕获模块通过所述多普勒消除模块使接收信号的多普勒频率为0，再输出到FFT模块，FFT的输出结果和已经计算好的本地伪码FFT结果分别连接到所述点乘模块的两个输入端，点乘模块输出端连接到IFFT模块，所述绝对值模块和最大值模块对IFFT模块的输出结果取绝对值并比较后取最大值，所述门限判决模块比较最大值是否超过门限， 若最大值未超过门限，则继续运算直到有超过门限值出现；若最大值超过门限，则判定伪码相位捕获，同时通过最大值所在位置求出伪码相位误差；(3)根据步骤(2)得到的伪码相位差，修正本地伪码相位。
8.如权利要求7所述的一种全数字直接序列扩频伪码快速捕获方法，其特征在于所述的多普勒消除模块用差分的方式实现，即接收信号与其自身的一个伪码相位延时后的信号相乘。
9.如权利要求7所述的一种全数字直接序列扩频伪码快速捕获方法，其特征在于所述步骤(3)当所述伪码捕获模块得到伪码相位差估计值后，修正本地伪码相位，输出到所述的伪码生成模块，在所述的解扩模块中对基带信号解扩，解扩后的信号经过所述的载波 FFT模块后的得到载波多普勒频率。
全文摘要
本发明揭示了一种全数字直接序列扩频通信系统及其伪码快速捕获方法，数字信号处理用一块FPGA实现，所述FPGA包含伪码捕获模块，ADC采样信号首先与本地载波NCO信号混频，经过滤波后得到基带信号，基带信号采用差分相乘的方式消除残余的载波多普勒频率，从而无需在载波频率域上进行扫描就可以通过FFT算法一次获得接收信号与本地伪码相位偏差，当得到伪码相位偏差后，修正本地伪码相位，与接收信号相关解扩，再次利用FFT算法计算得到载波多普勒频率，并将该频率值补偿到载波NCO和伪码NCO上，从而实现载波频率捕获和伪码捕获。
文档编号H04B1/7075GK102571137SQ201210032239
公开日2012年7月11日 申请日期2012年2月14日 优先权日2012年2月14日
发明者张朝杰, 杨伟君, 金仲和, 金小军 申请人:浙江大学