数据传输系统、数据传输方法、接收电路以及接收方法

专利名称：数据传输系统、数据传输方法、接收电路以及接收方法
技术领域：
本发明涉及一种数据传输系统、数据传输方法、接收电路以及接收方法。
背景技术：
日本特许公开专利申请第2001-306491号以及第2002-269036号描述了一种利用在基于不同频率的时钟信号进行操作的两个电路之间的控制信号的具有握手方式的数据传输方法。在这种方法中，数据传输基于数据请求而被控制启动，并且响应于接收完成的通知而为下次发送作准备。日本特许公开专利申请第9-6725号描述了是一种利用在两个电路之间的选通信号的数据传输方法。在这种方法中，发送电路发送数据也发送选通信号。接收电路与选通信号同步地接收数据，并基于时钟信号读取所接收到的数据。日本特许公开专利申请第1-23637号描述了一种利用在两个电路之间的具有标志(flag)的控制数据的数据传输方法。在这种方法中，接收电路在多个时刻接收标志和控制信号，并在连续接收同样的标志期间处理同样的控制数据，从而降低传输错误。

发明内容
期望在基于不同的时钟信号进行异步操作的两个电路之间传输连续的数据。根据一个方案，一种数据传输系统，包括被配置为根据第一时钟信号进行操作的发送电路以及被配置为根据不同于第一时钟信号的第二时钟信号进行操作的接收电路。该发送电路包括被配置为输出轮询信号的输出电路。输出电路根据将来自发送电路的数据发送至接收电路的发送时刻而对该轮询信号的电平进行逻辑反相。该接收电路包括第一信号产生电路、第二信号产生电路以及数据选择电路。该第一信号产生电路在多个时刻接收发送数据并产生分别对应于多个时刻的多组接收数据。该第二信号产生电路在该多个时刻接收轮询信号，并产生分别对应于该多个时刻的多个同步轮询信号。该数据选择电路相互比较多个同步轮询信号的电平，并根据比较结果选择所述多组接收数据的其中之一。根据上述方案，能够在两个电路之间传输连续的数据。


根据下文中结合附图对目前优选的实施例的描述，可更好地理解本发明的实施例与其目的和优点，在附图中:图1为示出半导体装置的示意性方框电路图；图2为示出发送电路和接收电路的示意性电路图；图3为示出使能信号产生电路的示意性电路图；图4为示出解码器的示意性电路图；图5和图6为示出解码器的操作的解释性视图；图7、图8、图9、图10以及图11为数据传输的时序图(timing diagram);以及
图12为外部数据传输的时序图。
具体实施例方式下面将参照附图对一个实施例进行描述。如图1所示，半导体装置10基于外部时钟信号ECK根据输入信号SI输出数据SD。输入信号SI为诸如从传感器输出的电压等模拟信号。数据SD例如为多位的串行数据。例如，半导体装置10将模拟输入信号SI转换为多位的数字信号，并基于外部时钟信号ECK串行输出数字信号作为数据SD。半导体装置10为数据传输系统的一个示例。半导体装置10的内部电路11根据输入信号SI输出数据和控制信号。内部电路11(例如为模拟-数字转换电路)基于不同于外部时钟信号ECK的内部时钟信号SCK进行操作，并将模拟输入信号SI转换为数字信号。内部电路11输出数字信号作为数据TDI。数据TDI例如为8位数据。内部时钟信号SCK为第一时钟信号的一个示例。外部时钟信号ECK为第二时钟信号的一个示例。内部电路11输出与数据TDI相对应的发送使能信号TEN。发送使能信号TEN表示内部电路11输出有效的数据TDI。内部电路11在给定时间段期间(例如，等同于内部时钟信号SCK的一个周期时间的时间段)输出具有给定电平(例如，H电平)的发送使能信号TEN。内部电路11在电路输出给定电平的发送使能信号TEN时的时间段期间输出数据TDI。发送电路12接收内部时钟信号SCK。响应于从内部电路11输出的发送使能信号TEN，发送电路12与内部时钟信号SCK同步地锁存有效数据TDI。发送电路12输出等同于所锁存的数据TDI的数据TD0。发送电路12输出轮询信号PL。轮询信号PL的电平在每次输出数据TDO时被反相。接收电路13在响应于从外部接口 14提供的读取请求信号的不同时刻接收从发送电路12输出的数据TD0。此外，接收电路13根据读取请求信号REQ在不同时刻接收从发送电路12输出的轮询信号PL。然后，基于在不同时刻接收到的多个轮询信号PL (在本示例中，PL1、PL2、以及PL3)，接收电路13输出等同于所接收到的多组数据TDO的其中之一的接收数据RD0。读取请求信号REQ是定时信号的示例。外部接口 14基于给定系统与半导体装置(未示出)进行串行通信。通信系统为与外部时钟信号ECK同步的串行通信系统(例如，SPI (串行外围接口)系统)。外部接口 14并行-串行转换从接收电路13输出的接收数据RD0，并输出所转换的数据。内部电路11在每个给定的间隔输出发送使能信号TEN和数据TDI。例如，外部接口 14以给定周期将数据SD输出给耦接至半导体装置10的其它半导体装置。在这种情况下，根据外部接口 14输出数据SD的周期设定输出数据TDI的周期。然而，内部电路11不会与外部电路14协同操作。如上所述，内部电路11基于内部时钟信号SCK进行操作以输出数据TDI和发送使能信号TEN。另一方面，外部接口 14与用于串行通信的外部时钟信号ECK同步操作以输出读取请求信号REQ。S卩，内部电路11输出数据TDI的时刻以及外部接口 14输出读取请求信号REQ的时刻是不同步的。如上所述，发送电路12在每次电路输出数据TDO时对轮询信号PL的电平进行反相。接收电路13响应于读取请求信号REQ而在多个时刻接收轮询信号，并且也在多个时刻接收发送信号TD0。然后，接收电路13基于在不同时刻所接收到的轮询信号输出等同于所接收到的多组数据的其中之一的接收数据RDO。以这种方式，发送电路12和接收电路13异步发送和接收数据，而不用相互进行握手。现在将描述发送电路12的配置。如图2所示，数据TDI被提供至发送电路12的触发电路(flip-flop circuit)21的输入端IN。如上所述，数据TDI为多位信号(例如，8位)。触发电路21包括对应于数据TDI的位数的多个触发器。每个触发器接收数据TDI的相应位。触发电路21例如为D型触发电路。发送使能信号TEN被提供至触发电路21的使能端EN，并且内部时钟信号SCK被提供至触发电路21的时钟端。发送使能信号TEN的电平表示数据TDI是有效的还是无效的。例如，H电平的发送使能信号TEN表示数据TDI是有效的，而L电平的发送使能信号TEN表示数据TDI是无效的。图1中所示的内部电路11根据输出数据TDI的时刻输出发送使能信号TEN。例如，内部电路11在内部时钟信号SCK的每个周期中交替输出H电平的发送使能信号TEN和L电平的发送使能信号TEN。内部电路11在输出H电平的发送使能信号TEN的时间段中的内部时钟信号SCK的一半周期之后输出数据TDI。触发电路21基于发送使能信号TEN进行操作，同步于内部时钟信号SCK锁存有效数据TDI，并从输出端OUT输出数据TDO。例如，当发送使能信号TEN处于H电平时，触发电路21在内部时钟信号SCK的上升沿的时刻锁存数据TDI。然后，触发电路21输出具有所锁存的数据TDI的电平的数据TD0。输出数据TDO的位数等于输入数据TDI的位数。内部时钟信号SCK被提供至反相电路22的输入端。反相电路22对内部时钟信号SCK的电平进行逻辑反相。反相电路22的输出信号被提供至触发电路23的时钟端。触发电路23例如为D型触发电路。发送使能信号TEN被提供至触发电路23的使能端EN。触发电路的输出端OUT耦接至反相电路24的输入端。反相电路24的输出端耦接至触发电路23的输入端TN。触发电路23为输出电路的一个示例。触发电路23基于发送使能信号TEN进行操作，与内部时钟信号SCK同步地锁存反相电路24的输出信号，并从输出端OUT输出轮询信号PL。例如，当发送使能信号TEN处于H电平时，触发电路23在反相电路22的输出信号的上升沿的时刻(即，在内部时钟信号SCK的下降沿的时刻)锁存反相电路24的输出信号。然后，触发电路23输出具有所锁存的输出信号的电平的轮询信号PL。轮询信号PL被提供至反相电路24。反相电路24对轮询信号PL的电平进行逻辑反相。触发电路23在每次输出H电平的发送使能信号TEN时(S卩，在每次输出数据TDO时)对轮询信号PL的电平进行逻辑反相。下面将描述接收电路13的配置。轮询信号PL被提供至接收电路13的触发电路31的输入端IN。触发电路31的输出端OUT耦接至触发电路32的输入端IN。外部时钟信号ECK被提供至触发电路31和32的时钟端。触发电路31和32例如为D型触发电路。触发电路31与外部时钟信号ECK的上升沿同步地锁存轮询信号PL，并输出具有所锁存的轮询信号PL电平的信号。触发电路32同步于外部时钟信号的上升沿锁存触发电路31的输出信号，并输出具有所锁存的输出信号电平的信号PLE。以这种方式，触发电路31和32产生与外部时钟信号ECK同步的信号(下文中，称作“接收轮询信号)PLE。
该接收轮询信号PLE被提供至三个触发电路33a、33b以及33c的输入端IN。触发电路33a至33c例如为D型触发电路。外部时钟信号ECK被提供至触发电路33a至33C的触发电路的时钟端。第一接收使能信号ENl从使能信号产生电路34被提供至触发电路33a的使能端EN0响应于H电平的接收使能信号ENl，触发电路33a在外部时钟信号ECK的上升沿时刻锁存该接收轮询信号PLE。然后，触发电路33a输出具有所锁存的信号PLE的电平的第一同步轮询信号PLl。第二接收使能信号EN2从使能信号产生电路34被提供至触发电路33b的使能端EN0响应于H电平的接收使能信号EN2，触发电路33b在外部时钟信号ECK的上升沿时刻锁存该接收轮询信号PLE。然后，触发电路33b输出具有所锁存的信号PLE的电平的第二同步轮询信号PL2。第三接收使能信号EN3从使能信号产生电路34被提供至触发电路33c的使能端EN0响应于H电平的接收使能信号EN3，触发电路33c在外部时钟信号ECK的上升沿时刻锁存该接收轮询信号PLE。然后，触发电路33c输出具有所锁存的信号PLE的电平的第三同步轮询信号PL3。读取请求信号REQ和外部时钟信号ECK从图1所示的外部接口 14被提供至使能信号产生电路34。使能信号产生电路34基于外部时钟信号ECK和读取请求信号REQ在互不相同的时刻产生第一至第三接收使能信号ENl至EN3。如图3所示，使能信号产生电路34包括两个触发电路41和42。触发电路41和42例如为D型触发电路。读取请求信号REQ被提供至触发电路41的数据输入端IN。使能信号产生电路34输出读取请求信号REQ作为第一接收使能信号EN1。外部时钟信号ECK被提供至触发电路41的时钟端。触发电路41在外部时钟信号ECK的上升沿时刻锁存读取请求信号REQ，并输出具有所锁存的信号REQ的电平的第二接收使能信号EN2。读取请求信号REQ的脉冲宽度具有外部时钟信号ECK的一个周期时间，并与外部时钟信号ECK的上升沿同步产生。第一接收使能信号ENl的波长和时刻基本等于读取请求信号REQ的波长和时刻。因此，第二接收使能信号EN2相对于第一接收使能信号ENl被延迟了外部时钟信号ECK的一个周期时间。触发电路41的输出端OUT耦接至触发电路42的输入端IN。外部时钟信号ECK被提供至触发电路42的时钟端。触发电路42在外部时钟信号ECK的上升沿时刻锁存第二接收使能信号EN2，并输出具有所锁存的信号EN2的电平的第三接收使能信号EN3。因而，第三接收使能信号EN3相对于第二接收使能信号EN2被延迟了外部时钟信号ECK的一个周期时间。以这种方式，使能信号产生电路34在基本等于读取请求信号REQ的上升和下降时刻的时刻输出第一接收使能信号EN1。此外，使能信号产生电路34产生相对于读取请求信号REQ被延迟了外部时钟信号ECK的一个周期时间的第二接收使能信号EN2。此外，使能信号产生电路34产生相对于读取请求信号REQ被延迟了外部时钟信号ECK的两个周期时间的第三接收使能信号EN3。图1中所示的外部接口 14与外部时钟信号ECK同步地输出读取请求信号REQ。读取请求信号REQ为脉冲宽度根据外部时钟信号ECK的周期而定的脉冲信号，该脉冲宽度例如为外部时钟信号的一个周期时间。因此，图2中所示的触发电路33a至33c分别基于第一至第三接收使能信号ENl至EN3在互不相同的时间段中进行操作，并在不同时刻锁存一个接收轮询信号PLE。然后，触发电路33a至33c分别输出第一至第三同步轮询信号PLl至PL3，它们具有被各自的触发电路33a至33c所锁存的信号的电平。触发电路33a至33c为第二信号产生电路的示例。从使能信号产生电路34输出的第一至第三接收使能信号ENl至EN3也被分别提供至三个触发电路35a、35b以及35c的使能端EN。外部时钟信号ECK被提供至触发电路35a至35c的时钟端。发送数据TDO被提供至触发电路35a至35c的输入端IN。如上所述，发送数据TDO为多位(例如，8位)数据。按照与发送电路12的触发电路21类似的方式，每个触发电路35a至35c包括与发送数据TDO的位数一致的多个触发器，并且每个触发器接收发送数据TDO的相应位。触发电路35a至35c例如为D型触发电路。触发电路35a至35c基于H电平的接收使能信号ENl至EN3进行操作，并与外部时钟信号ECK同步地锁存发送数据TD0。触发电路35a至35c为第一信号产生电路的示例。如上所述，第一至第三接收使能信号ENl至EN3为分别依次将外部时钟信号ECK移位一个周期时间所产生的脉冲信号。因此，通过基于第一至第三接收使能信号ENl至EN3在不同时间段中进行操作，触发电路35a至35c在不同时刻锁存发送信号TD0。然后，触发电路35a至35c分别输出第一接收数据RDl、第二接收数据RD2以及第三接收数据RD3，它们分别具有由各自的触发电路35a至35c所锁存的信号的电平。接收数据RDl至RD3被提供至解码器36。来自触发电路33a至33c的同步轮询信号PLl至PL3被提供至解码器36。解码器36相互比较同步轮询信号PLl至PL3的电平，并根据比较结果选择接收数据RDl至RD3的其中之一。然后，解码器36输出等同于所选择的接收数据的输出数据RD0。解码器36为数据选择电路的示例。如图4所示，解码器36的反相电路51输出第一同步轮询信号PLl的逻辑反相信号。反相电路52输出第二同步轮询信号PL2的逻辑反相信号。“与”电路61对反相电路51和52的输出信号和第三同步轮询信号PL3执行逻辑“与”操作，并产生表示计算结果的信号S11。因而，“与”电路61在同步轮询信号PL1、PL2以及PL3的电平为“L、L、H”时产生H电平的信号SI I，并在同步轮询信号PL1、PL2以及PL3的电平不是上述组合时产生L电平的信号SI I。反相电路53输出第三同步轮询信号PL3的逻辑反相信号。“与”电路62对第一和第二同步轮询信号PLl和PL2和反相电路53的输出信号执行逻辑“与”操作，并产生表示计算结果的信号S12。因而，“与”电路62在同步轮询信号PL1、PL2以及PL3的电平为“H、
H、L”时产生H电平的信号S12，并在同步轮询信号PL1、PL2以及PL3的电平不是上述组合时产生L电平的信号S12。反相电路54至56分别输出第一至第三同步轮询信号PLl至PL3的逻辑反相信号。“与”电路63对反相电路54至56的输出信号执行逻辑“与”操作。因而，“与”电路63在同步轮询信号PL1、PL2以及PL3的电平为“L、L、L”时产生H电平的信号S13，并在同步轮询信号PL1、PL2以及PL3的电平不是上述组合时产生L电平的信号S13。
“与”电路64对第一和第二同步轮询信号PLl至PL3执行逻辑“与”操作，并产生表示计算结果的信号S14。因而，“与”电路64在同步轮询信号PL1、PL2以及PL3的电平为“H、H、H”时产生H电平的信号S14，并在同步轮询信号PL1、PL2以及PL3的电平不是上述组合时产生L电平的信号S14。“或”电路65对第一 “与”电路61的输出信号Sll和第二 “与”电路62的输出信号S12执行逻辑“或”操作，并产生表示计算结果的输出信号S15。信号S15被提供至选择电路67的控制输入端A。“或”电路66对第三“与”电路63的输出信号S13和第四“与”电路64的输出信号S14执行逻辑“或”操作，并产生表示计算结果的信号S16。信号S16被提供至选择电路67的控制输入端B。选择电路67包括第一至第四选择输入端INl至IN4。第三接收数据RD3被提供至第一选择输入端INl和第四选择输入端IN4。第二接收数据RD2被提供至第二选择输入端IN2。第一接收数据RDl被提供至第三选择输入端IN3。如图5所示，选择电路67根据被提供至控制输入端A和B的信号S15和S16选择被提供至选择输入端INl至IN4的信号的其中之一，并输出具有所选择的信号(即，接收数据)的电平的输出信号RD0。选择电路67响应于控制信号DE进行操作。例如，控制信号DE可这样产生，其使能选择电路67以在从接收电路13三次接收轮询信号PL (同步轮询信号PLl至PL3)和发送信号TDO起直至接收电路13接收下个读取请求信号REQ为止的时间段内选择信号(接收数据)。在这种情况下，对于从接收读取请求信号REQ起至确定接收数据为止，期望所需的时间段很短。因此，优选在轮询信号PL和发送数据TDO的第三次接收之后立即提供控制信号DE。例如，第三接收使能信号EN3可被用于控制信号DE。在这种情况下，选择电路67基于第三接收使能信号EN3的下降沿时刻选择并输出接收数据。如上所述，按照锁存接收轮询信号PLE的这个次序产生同步轮询信号PLl至PL3。因此，在同步轮询信号PLl至PL3当中，至少两个产生次序连续的轮询信号具有相等的电平。例如，在某个时刻，第一同步轮询信号PLl的电平和第二同步轮询信号PL2的电平相等，而第三同步轮询信号PL3的电平不同于第一和第二同步轮询信号PLl和PL2的电平。在另一时刻，第一同步轮询信号PLl的电平不同于第二和第三同步轮询信号PL2和PL3的电平。在又一时刻，第一至第三同步轮询信号PLl至PL3的电平是相等的。图2中所示的触发电路33a至33c通过基于由使能信号产生电路34响应于读取请求信号REQ而产生的第一至第三接收使能信号ENl至EN3锁存接收轮询信号PLE，从而产生第一至第三同步轮询信号PLl至PL3。因此当第一至第三同步轮询信号PLl至PL3的电平彼此相等时，这表示接收轮询信号PLE的电平在锁存第一至第三同步轮询信号PLl至PL3的时间段期间没有改变(S卩，不存在信号PLE的边沿)。另一方面，当第一至第三同步轮询信号PLl至PL3其中之一的电平不同于其他同步轮询信号的电平时，这表明在锁存第一至第三同步轮询信号PLl至PL3的时间段期间接收轮询信号PLE的电平改变(即，存在信号PLE的边沿)。如图2所示，接收电路13与外部时钟信号ECK同步地锁存从发送电路12输出的轮询信号PL作为接收轮询信号PLE。发送电路12与内部时钟信号SCK的下降沿同步地基于发送使能信号TEN而反相轮询信号PL的电平，并与下个内部时钟信号SCK的上升沿同步地输出发送数据TD0。换言之，由于轮询信号PL的电平被反相，因此发送电路12在内部时钟信号SCK的半个周期之后输出发送数据TDO。在发送电路12中，触发电路21保持发送数据TDO直至根据内部时钟信号SCK锁存下个输入数据TDI为止。在接收电路13中，两个串联耦接的触发电路31和32与外部时钟信号ECK同步地根据轮询信号PL产生接收轮询信号PLE。在本实施例中，外部时钟信号ECK的频率为内部时钟信号SCK的频率的整数倍(例如，四倍)。因此，接收轮询信号PLE改变的时刻基本等于发送电路12改变发送数据TDO的值的时刻。被触发电路随着时钟信号锁存的输入信号的电平根据触发电路对输入信号的锁存时刻和对输入信号的转换(transition)时刻这两者而改变。因此，例如，当输入信号从L电平变换到H电平时，出现L电平的输入信号被锁存的情况和H电平的输入信号被锁存的情况。换言之，当H电平的输入信号转换时刻和触发电路的操作时刻彼此相等或彼此相近时，有时会出现所锁存的信号电平不确定(即，不明确)的情况。当同步轮询信号PLl至PL3的电平彼此相等时，同步轮询信号PLl的电平不会改变。此外，发送数据TDO也不会改变。然而，接收轮询信号PLE的电平可在同步轮询信号PLl至PL3的电平彼此相等期间的时间段之前或之后立即改变。因此，在三个与同步轮询信号PLl至PL3对应的连续时刻中，在中间时刻锁存发送数据TDO所获得的接收数据RD2的电平是最稳定的。因此，如图6所示，当同步轮询信号PLl至PL3的电平彼此相等时，解码器36选择位于中间的接收数据RD2，并输出等同于接收数据RD2的接收数据RD0。此外，当同步轮询信号PLl至PL3其中两个的电平不同于其他信号的电平时，在两个电平彼此相等的同步轮询信号中，解码器36选择与在时间上离接收轮询信号PLE的转换时间最远的同步轮询信号对应的接收数据。例如，如图6所示，当同步轮询信号PL1、PL2以及PL3的电平为“L、L、H”时，接收轮询信号PLE的边沿(上升沿)位于第二同步轮询信号PL2被锁存的时刻与第三同步轮询信号PL3被锁存的时刻之间。在这种情况下，第一同步轮询信号PLl在时间上离接收轮询信号PLE的边沿最远。因此，解码器36选择对应于第一同步轮询信号PLl的接收数据RD1，并输出等同于接收数据RDl的接收数据RD0。当同步轮询信号PL1、PL2、以及PL3的电平为“H、L、L”时，接收轮询信号PLE的边沿(下降沿)位于第一同步轮询信号PLl被锁存的时刻与第二同步轮询信号PL2被锁存的时刻之间。在这种情况下，第三同步轮询信号PL3在时间上离接收轮询信号PLE的边沿最远。因此，解码器36选择对应于第三同步轮询信号PL3的接收数据RD3，并输出等同于接收数据RD3的接收数据RD0。在同步轮询信号PL1、PL2、以及PL3的电平的多个组合中，不会出现第二同步轮询信号PL2的电平不同于第一和第三同步轮询信号PLl和PL3的电平的组合。这是因为接收轮询信号PLE的电平(S卩，从图2所示的发送电路12输出的轮询信号PL的电平)对于发送数据TDO的每个接收都会改变。现在将参考图7至图11描述发送电路12和接收电路13的操作。因为发送电路12的操作和接收电路13的操作是异步的，所以信号的时刻在时间上是不同的。在图7至图11中，为了便于理解信号的产生时刻，采用同样的符号解释信号的产生时刻。因此，表示时刻的符号不是必然地随着时间的流逝而增加。首先，现在将描述发送数据TDO和读取请求信号REQ不会冲突的情况，即，将描述发送数据TDO改变的时刻不会重叠于基于读取请求信号REQ所产生的各种信号的转换时刻的情况。如图7所示，发送电路12的触发电路23基于H电平的发送使能信号TEN进行操作，并(在时间Tll)与被提供至时钟端的信号的上升沿(内部时钟信号SCK的下降沿)同步地输出L电平的轮询信号PL。接下来，发送电路12的触发电路21与内部时钟信号SCK的上升沿同步地锁存数据TDI，并(在时间T12)输出等同于所锁存的数据的发送数据TD0。图1中所示的内部电路11依次输出数据TDI。为了区别开依次输出的数据TDI的时间变化，必要时采用“D (O)1D(I),...”进行解释。如图7所示，在时间T11，数据TDI被输出作为数据D (O)。然后，发送电路12在时间T12输出数据D(0)。接收电路13的触发电路32 (在时间T21)基于L电平的轮询信号PL输出L电平的接收轮询信号PLE。接下来，接收电路13的使能信号产生电路34(在时间T22)接收读取请求信号REQ，并(在时间T22)产生第一接收使能信号ENl。接下来，使能信号产生电路34(在时间T23)与外部时钟信号ECK同步地产生第二接收使能信号EN2，然后接下来(在时间T24)与外部时钟信号ECK同步地产生第三接收使能信号EN3。响应于第一接收使能信号EN1，触发电路33a (在时间T23)与外部时钟信号ECK同步地输出L电平的同步轮询信号PL1。类似地，响应于第二接收使能信号EN2，触发电路33b (在时间T24)与外部时钟信号ECK同步地输出L电平的同步轮询信号PL2。类似地，响应于第三接收使能信号EN3，触发电路33c (在时间T25)与外部时钟信号ECK同步地输出L电平的同步轮询信号PL3。响应于第一接收使能信号EN1，触发电路35a(在时间T23)与外部时钟信号ECK同步地输出接收数据RDl (D(O))。类似地，响应于第二接收使能信号EN2，触发电路35b (在时间T24)与外部时钟信号ECK同步地输出接收数据RD2 (D(O))。类似地，响应于第三接收使能信号EN3，触发电路35c (在时间T25)与所述外部时钟信号ECK同步地输出接收数据RD3 (D(O))。解码器36基于L电平的同步轮询信号PLl至PL3选择第二接收数据RD2，并输出等同于接收数据RD2的输出数据RD0(D(0))。以这样的方式，在图1所示的外部接口 14发送读取请求信号REQ之后，接收电路13的输出数据RDO的电平在外部时钟信号ECK的三个周期时间之后的时刻(在时间T26)得以确定。因而，外部接口 14在时间T26接收所确定的输出数据RD0。接下来，当发送使能信号TEN处于H电平时，发送电路12 (在时间T31)与内部时钟信号SCK的下降沿同步地输出H电平的轮询信号PL。接下来，发送电路12(在时间T32)与内部时钟信号SCK的上升沿同步地输出发送数据D(I)。接收电路13的触发电路32 (在时间T41)基于H电平的轮询信号PL输出H电平的接收轮询信号PLE。接下来，接收电路13的使能信号产生电路34 (在时间T42)接收读取请求信号REQ，并(在时间T42)产生第一接收使能信号ENl。接下来，使能信号产生电路34 (在时间T43)与外部时钟信号ECK同步地产生第二接收使能信号EN2，并接下来(在时间T44)与外部时钟信号ECK同步地产生第三接收使能信号EN3。响应于第一接收使能信号EN1，触发电路33a(在时间T43)与外部时钟信号ECK同步地输出H电平的同步轮询信号PL1。类似地，响应于第二接收使能信号EN2，触发电路33b(在时间T44)与外部时钟信号ECK同步地输出H电平的同步轮询信号PL2。类似地，响应于第三接收使能信号EN3，触发电路33c (在时间T45)与外部时钟信号ECK同步地输出H电平的同步轮询信号PL3。响应于第一接收使能信号ENl，触发电路35a (在时间T43)与外部时钟信号ECK同步地输出接收数据RDl (D (I))。类似地，响应于第二接收使能信号EN2，触发电路35b (在时间T44)与外部时钟信号ECK同步地输出接收数据RD2 (D(I))。类似地，响应于第三接收使能信号EN3，触发电路35c (在时间T45)与外部时钟信号ECK同步地输出接收数据RD3 (D (I))。解码器36基于H电平的同步轮询信号PLl至PL3选择第二接收数据RD2，并输出等同于接收数据RD2的输出数据RD0(D(1))。以这样的方式，在图1所示的外部接口 14发送读取请求信号REQ之后，接收电路13的输出数据RDO的电平在外部时钟信号ECK的三个周期时间之后的时刻(在时间T46)得以确定。因而，外部接口 14在时间T46接收所确定的输出数据RD0。以这种方式，接收电路13响应于读取请求信号REQ而在时间T25输出接收数据D(O)，并在时间T45输出接收数据D(I)。即，接收电路13在与读取请求信号REQ的产生时刻对应的一个周期中连续地输出接收数据D(O)和D(I)。接下来，将描述四种发送数据TDO和读取请求信号REQ冲突的情况，即，发送数据TDO改变的时刻重叠于基于读取请求信号REQ所产生的各种信号的转换时刻的情况。[情况I]如图8所示，发送电路12输出发送数据D(O)。当发送使能信号TEN处于H电平时，发送电路12 (在时间Tll)与内部时钟信号SCK的下降沿同步地输出L电平的同步轮询信号。接下来，发送电路12 (在时间T12)与内部时钟信号SCK的上升沿同步地输出发送数据D⑴。接收电路13的使能信号产生电路34 (在时间T22)接收读取请求信号REQ，并(在时间T22)产生第一接收使能信号EN1。接下来，使能信号产生电路34 (在时间T23)与外部时钟信号ECK同步地产生第二接收使能信号EN2，并接下来(在时间T24)与外部时钟信号ECK同步地产生第三接收使能信号EN3。在(在时间T22)接收读取请求信号REQ之后，在时间T21，接收电路13的触发电路32基于L电平的轮询信号PL输出L电平的接收轮询信号PLE。在图8中，时间T21等同于产生第二接收使能信号EN2的时间T23。响应于第一接收使能信号EN1，触发电路33a (在时间T23)输出H电平的同步轮询信号PLl。接下来，响应于第二接收使能信号EN2，触发电路33b (在时间T24)输出L电平的同步轮询信号PL2，以及响应于第三接收使能信号EN3，触发电路33c (在时间T25)输出L电平的同步轮询信号PL3。触发电路35a响应于第一接收使能信号ENl而(在时间T23)与外部时钟信号ECK同步地锁存发送信号D (0)，并输出接收数据RDl (D (0))。接下来，响应于第二接收使能信号EN2，触发电路35b (在时间T24)与外部时钟信号ECK同步地输出接收数据RD2 (D(I))。类似地，响应于第三接收使能信号EN3，触发电路35c (在时间T25)与外部时钟信号ECK同步地输出接收数据RD3(D(1))。解码器36基于H电平的第一同步轮询信号PLl和L电平的第二和第三同步轮询信号PL2和PL3选择第三接收数据RD3，并输出等同于接收数据RD3的输出数据RD0(D(1))。接下来，发送电路12 (在时间T31)与内部时钟信号SCK的下降沿同步地输出H电平的轮询信号PL。之后，发送电路12 (在时间T32)与内部时钟信号SCK的上升沿同步地输出发送数据D(2)。接收电路13的触发电路32在基本等同于产生第二接收使能信号EN2的时刻(时间T43)的时刻(在时间T41)输出H电平的接收轮询信号PLE。因而，触发电路33a (在时间T43)输出L电平的同步轮询信号PL1。触发电路33b (在时间T44)输出H电平的同步轮询信号PL2，以及触发电路33c (在时间T45)输出H电平的同步轮询信号PL3。触发电路35a(在时间T43)输出接收数据RDl (D(I))。触发电路35b(在时间T44)输出接收数据RD2(D(2))。触发电路35c (在时间T45)输出接收数据RD3 (D (2))。解码器36基于L电平的第一同步轮询信号PLl和H电平的第二和第三同步轮询信号PL2和PL3选择第三接收数据RD3，并输出等同于接收数据RD3的输出数据RD0(D(2))。因此，在情况I中，响应于读取请求信号REQ，接收电路13在时间T25输出接收数据D(I)，并在时间145输出接收数据0(2)。即，接收电路13在与读取请求信号REQ的产生时刻对应的一个周期中连续输出接收数据D(I)和D (2)。[情况2]如图9所示，发送电路12输出发送数据D(O)。发送电路12 (在时间Tll)与内部时钟信号SCK的下降沿同步地输出L电平的轮询信号PL，并接下来(在时间T12)与内部时钟信号SCK的上升沿同步地输出发送数据D(I)。接收电路13的使能信号产生电路34 (在时间T22)接收读取请求信号REQ，并(在时间T22)产生第一接收使能信号EN1。接下来，使能信号产生电路34 (在时间T23)与外部时钟信号ECK同步地产生第二接收使能信号EN2，并接下来(在时间T24)与外部时钟信号ECK同步地产生第三接收使能信号EN3。于(在时间T22)接收读取请求信号REQ之后，在时间T21，触发电路32基于L电平的轮询信号PL输出L电平的接收轮询信号PLE。在图9中，时间T21等同于产生第三接收使能信号EN3的时间T24。响应于第一接收使能信号EN1，触发电路33a (在时间T23)输出H电平的同步轮询信号PLl。接下来，响应于第二接收使能信号EN2，触发电路33b (在时间T24)输出H电平的同步轮询信号PL2，以及响应于第三接收使能信号EN3，触发电路33c (在时间T25)输出L电平的同步轮询信号PL3。触发电路35a响应于第一接收使能信号ENl而(在时间T23)与外部时钟信号ECK同步地锁存发送信号D(O)并输出接收数据RDl (D(O))。类似地，响应于第二接收使能信号EN2，触发电路35b (在时间T24)与外部时钟信号ECK同步地输出接收数据RD2(D(0))。类似地，响应于第三接收使能信号EN3，触发电路35c (在时间T25)与外部时钟信号ECK同步地输出接收数据RD3(D(1))。解码器36基于H电平的第一和第二同步轮询信号PLl和PL2以及L电平的第三同步轮询信号PL3选择第一接收数据RD1，并输出等同于接收数据RDl的输出数据RDO(D (0))。接下来，发送电路12 (在时间T31)输出H电平的轮询信号PL，并接下来(在时间T32)输出发送数据D(2)。接收电路13的触发电路32在基本等同于产生第三接收使能信号EN3的时刻(时间T44)之时(在时间T41)输出H电平的接收轮询信号PLE。因而，触发电路33a (在时间T43)输出L电平的同步轮询信号PL1。触发电路33b (在时间T44)输出L电平的同步轮询信号PL2，以及触发电路33c (在时间T45)输出H电平的同步轮询信号PL3。触发电路35a(在时间T43)输出接收数据RDl (D(I))。触发电路35b(在时间T44)输出接收数据RD2 (D(I))。触发电路35c (在时间T45)输出接收数据RD3(D(2))。解码器36基于L电平的第一和第二同步轮询信号PLl和PL2以及H电平的第三同步轮询信号PL3选择第一接收数据RD1，并输出等同于接收数据RDl的输出数据RD0(D(1))。因此，在情况2中，响应于读取请求信号REQ，接收电路13在时间T25输出接收数据D(O)，并在时间145输出接收数据0(1)。即，接收电路13在与读取请求信号REQ的产生时刻对应的一个周期中连续输出接收数据D(O)和D(I)。[情况3]如图10所示，发送电路12输出发送数据D(0)。发送电路12 (在时间Tll)与内部时钟信号SCK的下降沿同步地输出L电平的轮询信号PL，并接下来(在时间T12)与内部时钟信号SCK的上升沿同步地输出发送数据D(I)。接收电路13的使能信号产生电路34 (在时间T22)接收读取请求信号REQ，并(在时间T22)产生第一接收使能信号EN1。接下来，使能信号产生电路34 (在时间T23)与外部时钟信号ECK同步地产生第二接收使能信号EN2，并接下来(在时间T24)与外部时钟信号ECK同步地产生第三接收使能信号EN3。于(在时间T22)接收读取请求信号REQ之后，在时间T21，接收电路13的触发电路32基于L电平的轮询信号PL输出L电平的接收轮询信号PLE。在图10中，时间T21等同于产生第三接收使能信号EN3之后的时间T25。响应于第一接收使能信号EN1，触发电路33a(在时间T23)输出H电平的同步轮询信号PLl。接下来，响应于第二接收使能信号EN2，触发电路33b (在时间T24)输出H电平的同步轮询信号PL2。接下来，响应于第三接收使能信号EN3，触发电路33c (在时间T25)输出H电平的同步轮询信号PL3。触发电路35a响应于第一接收使能信号ENl而(在时间T23)与外部时钟信号ECK同步地锁存发送信号D(O)并输出接收数据RDl (D(O))。类似地，响应于第二接收使能信号EN2，触发电路35b (在时间T24)与外部时钟信号ECK同步地输出接收数据RD2(D(0))。类似地，响应于第三接收使能信号EN3，触发电路35c (在时间T25)与外部时钟信号ECK同步地输出接收数据RD3(D(0))。解码器36基于H电平的第一至第三同步轮询信号PLl至PL3选择第二接收数据RD2，并输出等同于接收数据RD2的输出数据RD0(D(0))。接下来，发送电路12 (在时间T31)输出H电平的轮询信号PL，并接下来(在时间T32)输出发送数据D(2)。接收电路13的触发电路32在基本等同于产生第三接收使能信号EN3之后的时刻(时间T45)之时(在时间T41)输出L电平的接收轮询信号PLE。因而，触发电路33a (在时间T43)输出L电平的同步轮询信号PL1。触发电路33b (在时间T44)输出L电平的同步轮询信号PL2，以及触发电路33c (在时间T45)输出L电平的同步轮询信号PL3。触发电路35a(在时间T43)输出接收数据RDl (D(I))。触发电路35b(在时间T44)输出接收数据RD2 (D(I))。触发电路35c (在时间T45)输出接收数据RD3 (D(I))。解码器36基于L电平的第一至第三同步轮询信号PLl至PL3选择第二接收数据RD2，并输出等同于接收数据RD2的输出数据RD0(D(1))。因此，在情况3中，响应于读取请求信号REQ，接收电路13在时间T25输出接收数据D(O)，并在时间145输出接收数据0(1)。即，接收电路13在与读取请求信号REQ的产生时刻对应的一个周期中连续输出接收数据D(O)和D(I)。[情况4]图2所示的每个触发电路35a至35c能够锁存例如8位的发送数据TDO。S卩，每个触发电路35a至35c包括八个对应于8位发送数据TDO的触发器。在这种情况下，发送数据TDO的位分别经由不同的布线被提供至对应的触发器。因此，发送数据TDO的8位信号的延迟时间(即，八个触发器的输入端处的电平改变的时刻)可彼此不同。在这种情况下，在触发器中所锁存的数据是不同的。例如，如图11所示，与数据TDI的四个高阶位对应的发送数据TDOa的转换时间与对应于数据TDI的四个低阶位的发送数据TDOb的转换时间是不同的。在图11中，发送数据TDOa和TDOb的转换时间表示信号电平在图2中所示的接收电路13的触发电路35a至35c的输入端IN处改变的时刻。触发电路35b输出第二接收数据RD2。第二接收数据RD2包括对应于四个高阶位的接收数据RD2a以及对应于四个低阶位的接收数据RD2b。在触发电路35b中，响应于第二接收使能信号EN2，对应于四个高阶位的四个触发器(在时间T24)与外部时钟信号ECK同步地锁存发送数据TD0a(D(l))并输出接收数据RD2a(D(l))。此外，在触发电路35b中，响应于第二接收使能信号EN2，对应于四个低阶位的四个触发器(在时间T24)与外部时钟信号ECK同步地锁存发送数据TDOb (D (0))并输出接收数据RD2b (D (0))。触发电路35a响应于第一接收使能信号ENl而(在时间T23)与外部时钟信号ECK同步地锁存发送数据D(O)并输出接收数据RDl (D(O))。触发电路35c响应于第三接收使能信号EN3而(在时间T25)与外部时钟信号ECK同步地锁存发送数据D(I)并输出接收数据RD3(D(1))。在情况4中，接收电路13的触发电路32在基本等同于产生第三接收使能信号EN3的时刻(时间T24)之时(在时间T21)输出H电平的接收轮询信号PLE。因而，触发电路33a(在时间T23)输出H电平的同步轮询信号PL1。触发电路33b (在时间T24)输出H电平的同步轮询信号PL2，以及触发电路33c (在时间T25)输出L电平的同步轮询信号PL3。因而，解码器36基于H电平的第一和第二同步轮询信号PLl和PL2以及L电平的第三同步轮询信号PL3选择第一接收数据RD1，并输出等同于接收数据RDl的输出数据RDO(D (0))。接下来，发送电路12 (在时间T31)输出H电平的轮询信号PL，并接下来(在时间T32)输出发送数据D(2)。以类似的方式，在触发电路35b中，对应于四个高阶位的四个触发器(在时间T44)与外部时钟信号ECK同步地锁存发送数据TDOa (D (2))并输出接收数据RD2a (D (2))。此外，在触发电路35b中，对应于四个低阶位的四个触发器(在时间T44)与外部时钟信号ECK同步地锁存发送数据TDOb (D (I))并输出接收数据RD2b (D (I))。触发电路35a(在时间T43)与外部时钟信号ECK同步地输出接收数据RDl (D(I))。触发电路35c (在时间T45)与外部时钟信号ECK同步地输出接收数据RD3(D(2))。接收电路13的触发电路32在基本等同于产生第三接收使能信号EN3的时刻(时间T44)之时(在时间T41)输出H电平的接收轮询信号PLE。因而，触发电路33a (在时间T43)输出L电平的同步轮询信号PL1。触发电路33b (在时间T44)输出L电平的同步轮询信号PL2，以及触发电路33c (在时间T45)输出H电平的同步轮询信号PL3。解码器36基于L电平的第一和第二同步轮询信号PLl和PL2以及H电平的第三同步轮询信号PL3选择第一接收数据RD1，并输出等同于接收数据RDl的输出数据RD0(D(1))。因此，在情况4中，响应于读取请求信号REQ，接收电路13在时间T25输出接收数据D(O)，并在时间145输出接收数据0(1)。即，接收电路13在与读取请求信号REQ的产生时刻对应的一个周期中连续输出接收数据D(O)和D(I)。在上述描述中所使用的图7至图11中，波形被描绘为似乎内部时钟信号SCK的边沿与内部时钟信号ECK的边沿在时间上相匹配。然而，即使在内部时钟信号SCK的边沿与外部时钟信号ECK的边沿在时间上不相匹配时，接收电路13也可通过以上述类似方式进行操作而连续地传输数据。如上所述，响应于从图1中所示的外部接口 14输出的读取请求信号REQ，接收电路输出接收数据RD0。如图12所示，外部接口 14通过与外部时钟信号ECK同步的串行通信将接收数据RDO发送至外部设备。例如，当选择信号CSB掉至L电平且外部接口 14被数据线MOSI选中时，外部接口14根据接收数据RDO驱动数据线MIS0。在这种情况中，外部接口 14的数据线MOSI与被所有通过串行通信相互进行发送和接收的设备所使用的同步时钟信号(在本实施例中的外部时钟信号ECK)同步地被主机(master)驱动。如上所述，接收电路13在从发出读取请求信号REQ开始起的外部时钟信号ECK的三个周期时间之后输出数据RD0。因此，即使在从通信开始起的四个周期时间之后发出读取请求信号REQ时，外部接口 14也可基于数据RD传输串行数据SD。在这种情况下，即使在发出读取请求信号REQ之后数据TDI被内部电路11更新时，接收电路13也可基于数据TDI接收发送数据TD0。因此，最新的数据可被发送到外部。除了其它方面之外，本发明的实施例具有下述优点。(I)发送电路12在每次输出数据TDO的时刻对轮询信号PL的电平进行反相。接收电路13响应于读取请求信号REQ而在多个时刻接收轮询信号PL，并且也在多个时刻接收发送数据TD0。然后，基于不同时刻接收到的轮询信号，接收电路13输出等同于所接收到的多组发送数据TDO其中之一的接收数据RD0。因而，发送电路12和接收电路13可异步传输数据，而不用相互进行握手。(2)为使接收电路13安全接收从发送电路12输出的发送数据TD0，发送电路12与内部时钟信号SCK同步地锁存触发电路21中的下个数据TDI。因此，可传输连续的数据，而不会中断输出发送数据TDI至内部电路。(3)不必为了使接收电路13安全接收从发送电路12输出的发送数据TDO而在发送电路12中提供锁存数据的寄存器(register)等。因此，可抑制发送电路12的电路规模的增加。(4)解码器36在同步轮询信号PLl至PL3的电平彼此相等时选择第二接收数据RD2。这是因为在三个连续时间中的中间时刻通过锁存发送数据TDO而获得的接收数据RD2的电平是最稳定的。当同步轮询信号PLl至PL3的其中两个同步轮询信号的电平不同于另一个信号的电平时，解码器36选择与在时间上离接收轮询信号PLE的转换时间最远的同步轮询信号对应的接收数据。这是因为，在这种情况下，在离来自发送电路12的发送数据TDO改变的时刻最远的时刻通过锁存数据TDO而获得的接收数据的电平是最稳定的。因此，通过对接收数据的选择进行优化，可安全地传输数据。(5)接收电路13的触发电路31与外部时钟信号ECK同步地锁存从发送电路12输出的轮询信号PL。与触发电路31串联耦接的触发电路32与外部时钟信号ECK同步地锁存触发电路31的输出信号，并输出接收轮询信号PLE。在根据时钟信号锁存信号的触发电路中，存在这样一种情况，当设置时间和保持时间这两者都不满足时会出现亚稳定。通过串联耦接两个根据同一时钟信号进行操作的触发电路，可在接收轮询信号PL的同时降低亚稳定的影响。(6)在接收电路13中，触发电路35a至35c通过基于在不同时刻产生的第一至第三接收使能信号ENl至EN3锁存发送电路12的发送数据TDI来产生第一至第三接收数据RDl至RD3。亚稳定发生在异步电路(不满足保持时间等)等中的触发电路的输出信号中。在本实施例中，选择通过在离来自发送电路12的发送数据TDO改变的时刻最远的时刻锁存发送数据RDO而获得的接收数据。因而，可获得具有稳定电平的接收数据，而不用考虑亚稳定的出现。此外，与具有应对亚稳定性的配置的设备相比，可抑制芯片面积的增加。对于本领域普通技术人员而言，显然在不背离本发明的保护范围的情况下，前述实施例可以许多其它形式实施。尤其是，应理解前述实施例可以下述形式实施。图1所示的半导体装置10为包括发送电路12和接收电路13的设备的一个示例，但半导体装置不限于图1的配置，只要该半导体装置包括发送电路12和接收电路13即可。例如，在上述实施例中，尽管半导体装置10循环输出数据SD，但发送电路12和接收电路13也可用于以随机时间输出数据的半导体装置中。尽管上述实施例的接收电路13响应于读取请求信号REQ而产生接收使能信号ENl至EN3，但接收电路13也可基于其它信号而产生接收使能信号ENl至EN3。例如，接收电路的使能信号产生电路可基于用于循环产生信号的电路(诸如定时电路和计数电路)的输出信号依次产生接收使能信号ENl至EN3。在这种配置中，与发送电路12异步操作的接收电路13也可安全地接收发送电路12的输出数据TD0。在上述实施例中，接收所述轮询信号PL并产生接收轮询信号PLE的触发电路的数量可适当改变。在上述实施例中，图3中所示的使能信号产生电路34的配置可适当改变。例如，当读取请求信号REQ不与外部时钟信号ECK同步时，使能信号产生电路可由串联耦接的三个触发电路形成。在这种配置中，第一级触发电路通过锁存读取请求信号REQ而产生第一接收使能信号ENl。第二级触发电路通过锁存第一接收使能信号ENl而产生第二接收使能信号EN2。第三级触发电路通过锁存第二接收使能信号EN2而产生第三接收使能信号EN3。在上述实施例中，接收电路13接收发送数据TDO的时刻不限于三个，并且可适当改变该时刻的数量。在上述实施例中，尽管外部时钟信号ECK的频率被设定为内部时钟信号SCK的频率的整数倍，但所述外部时钟信号ECK的频率也可被适当地改变。本文所详述的所有的示例性和条件性语言仅为示范目的，用以帮助读者理解本发明的原理和发明者为改进现有技术所贡献的概念，并且被解释为不对这种详述的示例和条件加以限制，在说明书中的这些示例的安排也无关于本发明的优劣的说明。尽管本发明的实施例已经被详细描述，但应理解为在不背离本发明的精神和范围内可对本发明作出各种改变、替代、以及变更。
权利要求
1.一种数据传输系统，包括: 发送电路，被配置为根据第一时钟信号进行操作；以及 接收电路，被配置为根据与所述第一时钟信号不同的第二时钟信号进行操作，其中 所述发送电路包括被配置为输出轮询信号的输出电路， 所述输出电路根据从发送电路发送数据至所述接收电路的发送时刻而对所述轮询信号的电平进行逻辑反相，以及所述接收电路包括: 第一信号产生电路，被配置为在多个时刻接收发送数据，并产生分别对应于所述多个时刻的多组接收数据， 第二信号产生电路，被配置为在所述多个时刻接收所述轮询信号，并产生分别对应于所述多个时刻的多个同步轮询信号，以及 数据选择电路，被配置为对所述多个同步轮询信号的电平进行相互比较，并根据比较结果选择所述多组接收数据的其中之一。
2.根据权利要求1所述的数据传输系统，其中， 所述第一信号产生电路产生分别对应于三个不同时刻的第一接收数据、第二接收数据以及第三接收数据，以及 所述第二信号产生电路产生分别对应于所述三个不同时刻的第一同步轮询信号、第二同步轮询信号以及第三同步轮询信号。
3.根据权利要求2所述的数据传输系统，其中， 所述数据选择电路在所述第一同步轮询信号至第三同步轮询信号的电平彼此相等时选择所述第二接收数据， 所述数据选择电路在所述第一同步轮询信号的电平不同于所述第二同步轮询信号的电平和所述第三同步轮询信号的电平时选择所述第三接收数据；以及 所述数据选择电路在第三同步轮询信号的电平不同于所述第一同步轮询信号的电平和所述第二同步轮询信号的电平时选择所述第一接收数据。
4.根据权利要求1所述的数据传输系统,其中， 所述接收电路包括多个串联耦接的并接收所述第二时钟信号的触发电路， 所述轮询信号被提供至所述多个触发电路的第一级触发电路，以及所述第二信号产生电路通过在所述多个时刻锁存从所述多个触发电路的最后一级触发电路输出的同步轮询信号来产生所述多个同步轮询信号。
5.根据权利要求1所述的数据传输系统,还包括， 使能信号产生电路，被配置为基于以给定的周期重复输出的时刻信号而产生分别对应于所述多个时刻的接收使能信号，其中 所述第一信号产生电路分别基于所述多个接收使能信号而产生所述多组接收数据，以及 所述第二信号产生电路分别基于所述多个接收使能信号而产生所述多个同步轮询信号。
6.根据权利要求5所述的数据传输系统，其中， 所述使能信号产生电路产生第一接收使能信号、第二接收使能信号以及第三接收使能信号作为所述多个接收使能信号，以及所述第一信号产生电路包括: 第一触发电路，包括接收所述第一接收使能信号的使能端、接收所述第二时钟信号的时钟端、以及接收所述发送数据的输入端，其中所述第一触发电路产生第一接收数据， 第二触发电路，包括接收所述第二接收使能信号的使能端、接收所述第二时钟信号的时钟端、以及接收所述发送数据的输入端，其中所述第二触发电路产生第二接收数据，以及第三触发电路，包括接收所述第三接收使能信号的使能端、接收所述第二时钟信号的时钟端、以及接收所述发送数据的输入端，其中所述第三触发电路产生第三接收数据。
7.根据权利要求5所述的数据传输系统，其中， 所述使能信号产生电路产生第一接收使能信号、第二接收使能信号、以及第三接收使能信号作为所述多个接收使能信号，以及所述第二信号产生电路包括: 第一触发电路，包括接收所述第一接收使能信号的使能端以及接收所述第二时钟信号的时钟端，其中所述第一触发电路产生第一同步轮询信号， 第二触发电路，包括接收所述第二接收使能信号的使能端以及接收所述第二时钟信号的时钟端，其中所述第二触发电路产生第二同步轮询信号，以及 第三触发电路，包括接收所述第三接收使能信号的使能端以及接收所述第二时钟信号的时钟端，其中所述第三触发电路产生第三同步轮询信号。
8.根据权利要求1至7的任一项所述的数据传输系统，其中， 所述发送电路包括触发电路，所述触发电路包括接收发送使能信号的使能端，其中所述触发电路基于所述第一时钟信号锁存数据，并产生等同于所锁存的数据的发送数据。`
9.一种数据传输方法，包括: 从发送电路将发送数据发送至接收电路，其中所述发送电路根据第一时钟信号进行操作，以及所述接收电路根据与所述第一时钟信号不同的第二时钟信号进行操作； 从所述发送电路发送轮询信号至所述接收电路； 根据所述发送数据的发送时刻对所述轮询信号的电平进行逻辑反相； 在多个时刻接收所述发送数据； 产生分别对应于所述多个时刻的多组接收数据； 在所述多个时刻接收所述轮询信号； 产生分别对应于所述多个时刻的多个同步轮询信号； 对所述多个同步轮询信号的电平进行相互比较；以及 根据比较结果选择所述多组接收数据的其中之一。
10.一种接收电路，包括: 第一信号产生电路，被配置为在多个时刻接收从发送电路发送的发送数据，并产生分别对应于所述多个时刻的多组接收数据， 第二信号产生电路，被配置为在所述多个时刻接收轮询信号，其中所述轮询信号从所述发送电路输出并根据所述发送数据的发送时刻被逻辑反相，以及所述第二信号产生电路产生分别对应于所述多个时刻的多个同步轮询信号，以及 数据选择电路，被配置为对所述多个同步轮询信号的电平进行相互比较，并根据比较结果选择所述多组接收数据的其中之一。
11.一种接收方法，包括: 在多个时刻接收从发送电路发送的发送数据； 产生分别对应于所述多个时刻的多组接收数据； 在所述多个时刻接收从所述发送电路输出的并根据所述发送数据的发送时刻被逻辑反相的轮询信号； 产生分别对应于所述多个时刻的多个同步轮询信号； 对所述多个同步轮询信号的电平进行相互比较；以及 根据比较结果选择所 述多组接收数据的其中之一。
全文摘要
一种数据传输系统，包括根据第一时钟信号进行操作的发送电路以及根据与所述第一时钟信号不同的第二时钟信号进行操作的接收电路。所述发送电路包括输出轮询信号的输出电路，其中根据从发送电路发送数据至所述接收电路的发送时刻而对所述轮询信号的电平进行逻辑反相。第一信号产生电路在多个时刻接收发送数据，并产生分别对应于所述多个时刻的多组接收数据。第二信号产生电路在所述多个时刻接收所述轮询信号，并产生分别对应于所述多个时刻的多个同步轮询信号。数据选择电路相互比较所述多个同步轮询信号的电平，并根据比较结果选择所述多组接收数据的其中之一。
文档编号H04L7/00GK103107877SQ201210449558
公开日2013年5月15日 申请日期2012年11月12日 优先权日2011年11月14日
发明者高嶋聪 申请人:富士通半导体股份有限公司