高速多数据通路拼接系统的制作方法
【专利摘要】本发明公开了一种高速多数据通路拼接系统，包括用于接收控制图像数据采集的控制信号，并将控制信号扩展成多路控制信号后转发的转发控制信号模块；用于采集数字图像信号的数字图像采集模块；用于处理采集到的数字图像信号，并实现大量数据的存储，数字图像的拼接以及数据传输格式转换的数据处理模块；用于发送转换后的数字图像数据的数据发送模块。本发明大大减少了采集卡以及PC机使用数量，从而降低了系统成本、复杂度，提高了系统的整体性能。
【专利说明】高速多数据通路拼接系统【技术领域】
[0001]本发明涉及高分辨率光学成像自动检测设备，具体涉及一种高速多数据通路拼接系统。
【背景技术】
[0002]随着家具板材行业的不断发展，市场对家具板材的要求越来越高，高分辨率光学成像自动外观检测设备在行业中应用开始兴起，多通道海量数据传输成为此类设备中的一个难点。
[0003]就目前而言，家具板的检测分辨率要求在200DPI以上，而家具板的检测宽度通常要求在2米以上。为了满足上述检测要求，通常使用的办法是用多个成像设备分别对家具板的不同区域进行图像采集，然后由成像设备直接将数据传入PC设备进行图像处理实现检测。但是这样的传输方式在成像设备较多时存在着严重的不足，主要表现在以下几个方面:
[0004]一、系统成本高，由于系统需要多个成像设备同时采集图像,而每一台PC机上的采集卡接收图像信号的接口数量是有限的，这样就需要安装多个采集卡甚至是使用多个PC机，严重增加了系统的成本。
[0005]二、系统复杂度较高，控制难度大。一台PC机同时驱动多张采集卡造成CPU资源的大量消耗，而且造成PC机工作不稳定。多台PC机协同工作时，保持各个PC机间协调、稳定的工作存在较大的难度。
【发明内容】
[0006]本发明克服了现 有技术的不足，提供一种高速多数据通路拼接系统，以期待解决现有技术中系统成本高，复杂度高，难以控制的问题，以达到降低系统成本、复杂度，提高检测装置的整体性能的目的。
[0007]为解决上述的技术问题，本发明采用以下技术方案:
[0008]一种高速多数据通路拼接系统，包括
[0009]用于接收控制图像数据采集的控制信号，并将控制信号扩展成多路控制信号后转发的转发控制信号模块；
[0010]用于采集数字图像信号的数字图像采集模块；
[0011]用于处理采集到的数字图像信号，并实现大量数据的存储，数字图像的拼接以及数据传输格式转换的数据处理模块；
[0012]用于发送转换后的数字图像数据的数据发送模块。
[0013]更进一步的技术方案是转发控制信号模块包括:至少一个用于连接发出控制图像数据采集的控制信号的计算机的第一接插件，至少一个与第一接插件连接的第一cameralink芯片，与所述第一 cameralink芯片连接的第一 FPGA ;所述第一 FPGA还用于将控制信号转换成多路控制信号并输出。[0014]更进一步的技术方案是数字图像采集模块包括至少两个用于连接形成数字图像信号的成像设备的第二接插件，至少两个与第二接插件连接的第二 cameralink芯片，与所述第二 cameralink芯片连接的第二 FPGA ;所述第二 FPGA还用于控制第二 cameralink芯片转换电平标准，识别出有效数据并采集。
[0015]更进一步的技术方案是第二 FPGA上设置有采用两级寄存器级联的方式同步输入信号的FPGA时钟模块。
[0016]更进一步的技术方案是FPGA时钟模块包括用于检测数字图像时钟的上升沿检测模块。
[0017]更进一步的技术方案是数据处理模块是用于处理采集到的数字图像信号，并实现大量数据的存储，数字图像的拼接以及数据传输格式转换的第三FPGA。
[0018]更进一步的技术方案是第三FPGA的存储单元上设置有至少两个用于存储数字图双口 RAM，所述每个双口 RAM独立使用。
[0019]更进一步的技术方案是双口 RAM是采用不同于其输入的时钟，并且重新组织数据传输顺序，使多个不同成像设备的图像同时输出的双口 RAM。
[0020]更进一步的技术方案是数据发送模块包括用于将转换后的数字图像数据输送到计算机上的第三插接件，至少两个用于发送转换后的数字图像数据与所述第三插接件连接的第三cameralink芯片；用于控制第三cameralink芯片将拼接好的数字图像按照cameralink的中级构架传输协议通过cameralink电缆传送给计算机的第四FPGA。
[0021]更进一步的技术方案是第四FPGA内部设置有用于控制多个第三cameralink芯片的数字图像同时输出的时序控制模块。
[0022]与现有技术相比，本发明的有益效果是:本发明实现海量数据的高速处理，既可以接收PC机发送的控制信号并转发给成像设备来控制其工作，又可以接收成像设备的数字图像信号并进行相应的处理、拼接，最后传送给PC上位机，实现多路成像设备的数字图像同时显示，这样大大减少了采集卡以及PC机使用数量，从而降低了系统成本、复杂度，提高了系统的整体性能。
【专利附图】
【附图说明】
[0023]图1为本发明一个实施例的结构框图。
[0024]附图标记说明:1FPGA控制中心；2电源模块；3FPGA时钟模块；4与成像设备连接的cameralink芯片；5与成像设备连接的cameralink接插件；6与计算机连接的cameralink接插件；7与计算机连接的cameralink芯片
【具体实施方式】
[0025]下面结合附图对本发明作进一步阐述。
[0026]如图1所示，图1示出发明一个实施例的结构框图。本实施例高速多数据通路拼接系统，包括用于接收控制图像数据采集的控制信号，并将控制信号扩展成多路控制信号后转发的转发控制信号模块；用于采集数字图像信号的数字图像采集模块；用于处理采集到的数字图像信号，并实现大量数据的存储，数字图像的拼接以及数据传输格式转换的数据处理模块；用于发送转换后的数字图像数据的数据发送模块。转发控制信号模块包括:两个用于连接发出控制图像数据采集的控制信号的计算机的第一接插件，第一接插件即为图1中模块F表示的与计算机连接的cameralink接插件6,两个与第一接插件连接的第一 cameralink芯片,第一 cameralink芯片即为图1中模块G表示的与计算机连接的cameralink芯片7,与第一 cameralink芯片连接的第一 FPGA ;第一 FPGA还用于将控制信号转换成多路控制信号并输出。数字图像采集模块包括四个用于连接形成数字图像信号的成像设备的第二接插件，四个与第二接插件连接的第二 cameralink芯片，与第二 cameralink芯片连接的第二 FPGA ;第二 FPGA还用于控制第二 cameralink芯片转换电平标准，识别出有效数据并采集。第二 FPGA上设置有采用两级寄存器级联的方式同步输入信号的FPGA时钟模块3。数据处理模块是用于处理采集到的数字图像信号，并实现大量数据的存储，数字图像的拼接以及数据传输格式转换的第三FPGA。发送模块包括用于将转换后的数字图像数据输送到计算机上的四个第三插接件，四个用于发送转换后的数字图像数据与第三插接件连接的第三cameralink芯片；用于控制第三cameralink芯片将拼接好的数字图像按照cameralink的中级构架传输协议通过cameralink电缆传送给计算机的第四FPGA。本实施例中第二接插件、第三接插件是集合多种功能与一体的图1中模块E所表示的与成像设备连接的cameralink接插件；本实施例中第二 cameralink芯片、第三cameralink芯片是集合多种功能与一体的图1中模块D所表示的与成像设备连接的cameralink芯片；本实施例还包括为整个系统提供电源的电源模块2。本实施例中第一 FPGA、第二 FPGA、第三FPGA、第四FPGA是可实现多种功能的如图1中所表示的FPGA控制中心I。
[0027]具体的实施方案是，本实施例具体的工作流程是:当PC端需要成像系统进行工作时，会发送触发信号给拼接系统，拼接系统对信号进行分发，传给每个成像组件，不同成像组件将数据传输给拼接电路，拼接电路同时对多路数据进行格式解析，同时传入内存中分段地址，等到单行数据全部完成传输后，对数据进行拼接传输。在成像组件端可以视拼接系统为上位机，在PC端可以视拼接系统为一个整体的单一成像组件。
[0028]本实施例转发控制信号模块用于接收PC上位机发送的控制成像设备采集的信号，并且将该信号扩展成多路控制信号转发给连接在本系统上的多个成像设备。本模块用到的硬件包括连接cameralink电缆的接插件，cameralink信号接收、发送芯片，FPGA。PC上位机驱动采集卡发送控制信号，该信号由cameralink电缆传送至本系统的接插件，经过cameralink接收芯片的处理转换为FPGA可以处理的LVTTL/LVC0MS信号，在FPGA上用Verilog HDL硬件描述语言编写代码把接收到的控制信号转换成多路控制信号，并从FPGA输出通过cameralink发送芯片和cameralink接插件传至成像设备,控制其采集图像。
[0029]数字图像采集模块用于采集成像设备传来的数字图像信号。本模块用到的硬件包括cameralink电缆的接插件，cameralink信号接收芯片和FPGA。当成像设备开始工作并输出有效数据时，该数据是基于cameralink传输协议，本系统的FPGA可以控制芯片正确转换电平标准，识别出有效数据，并且正确采集到数据。现代数字信号的传输速率不断提高，具体在家具板材检测系统中，成像设备输出的数据速率可以达到120MB/S，且与FPGA系统的时钟不同，因此实现跨时钟域的高速数据采集成为本设计的难点。本系统采用专门的设计很好地解决了这个问题，在FPGA上采用两级寄存器级联的方式同步输入信号，有效地减少了亚稳态的出现的概率，保证传输的稳定。并且使用上升沿检测模块检测数字图像的时钟，同时根据cameralink协议中的行有效信号，正确采集有效数据。[0030]数据处理模块用于处理采集部分采集到的数据，可以实现海量数据的存储，数字图像的拼接以及数据传输格式的转换。整个处理过程完全在FPGA上实现，充分利用了 FPGA的片上资源。采用高速、大容量的FPGA片上双口 RAM存储数字图像，在FPGA片内存储单元上划分出多块双口 RAM，每个成像设备的数字图像都使用其中的一块RAM作为其专有的存储区域。在双口 RAM的输出端，采用不同于其输入的时钟，并且重新组织数据传输顺序，让多个不同成像设备的图像同时输出，从而完成数字图像的拼接和格式转换。进一步，采用乒乓操作的方式，用面积换取速度，极大地提高了数据吞吐率。
[0031 ] 数据发送模块用于发送转换后的数据到PC上位机。本模块用到的硬件包括FPGA、cameralink信号发送芯片、cameralink电缆的接插件。FPGA控制cameralink发送芯片将拼接好的数字图像按照cameralink的中级构架传输协议通过cameralink电缆传送给PC上位机。本系统输出数据的速率可以达到320MB/s。为了保证如此高速、大量的数据可以稳定传输，本部分采用了专门的设计。在FPGA上设计专门的控制模块，确保多个成像设备的信号可以同时输出内部采用同步电路的设计方法，根据cameralink发送芯片的时序要求，严格对FPGA的设计进行时序约束,从而确保cameralink发送芯片可以正确地接受数据、稳定地工作；在PCB板布局时严格遵守差分线布线规则，使差分线对等长、等间距，并且线间距尽量小。进一步，为了提高传送图像的质量，在本系统的输出端使用同一型号、同样长度的cameralink电缆传送数据。
【权利要求】
1.一种高速多数据通路拼接系统，其特征在于:包括 用于接收控制图像数据采集的控制信号，并将控制信号扩展成多路控制信号后转发的转发控制信号模块； 用于采集数字图像信号的数字图像采集模块； 用于处理采集到的数字图像信号，并实现大量数据的存储，数字图像的拼接以及数据传输格式转换的数据处理模块； 用于发送转换后的数字图像数据的数据发送模块。
2.根据权利要求1所述的高速多数据通路拼接系统，其特征在于所述的转发控制信号模块包括:至少一个用于连接发出控制图像数据采集的控制信号的计算机的第一接插件，至少一个与第一接插件连接的第一 cameralink芯片，与所述第一 cameralink芯片连接的第一 FPGA ;所述第一 FPGA还用于将控制信号转换成多路控制信号并输出。
3.根据权利要求1所述的高速多数据通路拼接系统，其特征在于所述的数字图像采集模块包括至少两个用于连接形成数字图像信号的成像设备的第二接插件，至少两个与第二接插件连接的第二 cameralink芯片，与所述第二 cameralink芯片连接的第二 FPGA ;所述第二 FPGA还用于控制第二 cameralink芯片转换电平标准，识别出有效数据并采集。
4.根据权利要求3所述的高速多数据通路拼接系统，其特征在于所述的第二FPGA上设置有采用两级寄存器级联的方式同步输入信号的FPGA时钟模块。
5.根据权利要求4所述的高速多数据通路拼接系统，其特征在于所述的FPGA时钟模块包括用于检测数字图像时钟的上升沿检测模块。
6.根据权利要求1所述的高速多数据通路拼接系统，其特征在于所述的数据处理模块是用于处理采集到的数字图像信号，并实现大量数据的存储，数字图像的拼接以及数据传输格式转换的第三FPGA。
7.根据权利要求6所述的高速多数据通路拼接系统，其特征在于所述的第三FPGA的存储单元上设置有至少两个用于存储数字图双口 RAM，所述每个双口 RAM独立使用。
8.根据权利要求7所述的高速多数据通路拼接系统，其特征在于所述的双口RAM是采用不同于其输入的时钟，并且重新组织数据传输顺序，使多个不同成像设备的图像同时输出的双口 RAM。
9.根据权利要求1所述的高速多数据通路拼接系统，其特征在于所述的数据发送模块包括用于将转换后的数字图像数据输送到计算机上的第三插接件，至少两个用于发送转换后的数字图像数据与所述第三插接件连接的第三cameralink芯片；用于控制第三cameralink芯片将拼接好的数字图像按照cameralink的中级构架传输协议通过cameralink电缆传送给计算机的第四FPGA。
10.根据权利要求9所述的高速多数据通路拼接系统，其特征在于所述的第四FPGA内部设置有用于控制多个第三cameralink芯片的数字图像同时输出的时序控制模块。
【文档编号】H04N5/262GK103442178SQ201310416162
【公开日】2013年12月11日 申请日期:2013年9月12日 优先权日:2013年9月12日
【发明者】刘霖, 孙文缎, 黄炳权, 陈伟, 宋昀岑, 刘娟秀, 杨先明, 陈镇龙, 罗颖 申请人:电子科技大学