一种音视频同步装置制造方法
【专利摘要】本实用新型公开了一种音视频同步装置，其包括：用于产生至少三路与输入的DVO时钟信号相位差恒定的同步时钟信号的锁相模块，所述至少三路同步时钟信号包括第三同步时钟信号；与所述锁相模块相连，用于按照所述第三同步时钟信号对输入的视频信号进行采样输出的存取模块；输入端接入音频信号和采样时钟信号，用于根据所述采样时钟信号改变所述音频信号的采样率，并输出转换后的音频信号的采样率转换模块；用于按照所述第三同步时钟信号加嵌所述存取模块输出的视频信号和所述转换后的音频信号，并输出复合的音视频信号的加嵌输出模块。采用本实用新型，可灵活改变音频信号的采样率，并使音、视频信号达到同步输出，改善节目播放过程中音、视频异常的现象。
【专利说明】一种音视频同步装置
【技术领域】
[0001]本实用新型涉及多媒体【技术领域】，尤其涉及一种音视频同步装置。
【背景技术】
[0002]随着电视广播技术的规范化，目前大多数节目的音频采样率都趋于统一，多采用48kHz的采样率来采样音频信号。与此对应，一般的节目接收装置，如电视终端、音频播放器或视频播放器等，均将接收频率设置为48kHz。如此一来，节目接收装置可正常接收频率固定为48kHz的节目。
[0003]然而，在实际应用中，仍存在部分音频采样率异于48kHz节目，一般的节目接收装置接收到此类节目信号时，由于接收频率与音频的采样率不符，容易产生音、视频不同步、静音或爆音等异常现象。此外，若接收到的节目信号在几种制式之间切换，例如从高清切换到标清时，由于不同制式的节目采样率不同，一般的节目接收装置按照固定频率来接收节目信号，易影响节目的输出效果。
实用新型内容
[0004]本实用新型提供一种音视频同步装置，可灵活改变音频信号的采样率，并使音、视频信号达到同步输出，改善节目播放过程中音、视频异常的问题。
[0005]本实用新型实施例提供了一种音视频同步装置，其可包括:
[0006]用于产生至少三路与输入的数字视频输出DVO时钟信号相位差恒定的同步时钟信号的锁相模块，所述至少三路同步时钟信号包括第三同步时钟信号；
[0007]与所述锁相模块相连，用于按照所述第三同步时钟信号对输入的视频信号进行采样输出的存取模块；
[0008]输入端接入音频信号和采样时钟信号，用于根据所述采样时钟信号改变所述音频信号的采样率，并输出转换后的音频信号的采样率转换模块；
[0009]用于按照所述第三同步时钟信号加嵌所述存取模块输出的视频信号和所述转换后的音频信号，并输出复合的音视频信号的加嵌输出模块。
[0010]作为一种可行的实施方式，所述音视频同步装置还包括:
[0011]用于解码输入的节目源信号，得到并输出所述DVO时钟信号、所述视频信号和所述音频信号的解码模块。
[0012]作为一种可行的实施方式，所述音视频同步装置还包括:
[0013]用于接收所述第一同步时钟信号并对所述第一同步时钟信号进行频率变换处理，得到所述采样时钟信号的可编程振荡模块。
[0014]作为一种可行的实施方式，所述加嵌输出模块，包括:
[0015]分别与所述锁相模块、所述存取模块和所述采样率转换模块相连，用于按照所述第三同步时钟信号加嵌所述存取模块输出的视频信号和所述转换后的音频信号的加嵌单元;[0016]分别与所述锁相模块和所述加嵌单元相连，用于将所述第二同步时钟信号作为参考时钟信号，输出加嵌后得到的所述复合的音视频信号的输出单元。
[0017]作为一种可行的实施方式，所述输出单元，具体用于将所述加嵌后得到的所述复合的音视频信号由并行数字信号转换为串行数字信号并输出。
[0018]作为一种可行的实施方式，所述锁相模块，为集成在现场可编程门阵列FPGA芯片上的锁相环。
[0019]作为一种可行的实施方式，所述存取模块，为集成在所述FPGA芯片上的先入先出FIFO存储器。
[0020]作为一种可行的实施方式，所述采样率转换模块，为集成在所述FPGA芯片上的采样率转换器。
[0021]作为一种可行的实施方式，所述加嵌输出模块，为集成在所述FPGA芯片上的数字串行接口 SDI加嵌器。
[0022]作为一种可行的实施方式，所述可编程振荡模块，为可编程振荡器。
[0023]本实用新型所描述的音视频同步装置包括锁相模块、存取模块、采样率转换模块以及加嵌输出模块。锁相模块根据输入的DVO时钟信号,产生至少三路与该DVO时钟信号相位差恒定的同步时钟信号，存取模块和采样率转换模块根据该至少三路同步时钟信号分别对视频信号和音频信号采样并转换采样率，加嵌输出模块加嵌视频信号和音频信号并输出，得到同步的音视频信号。由此，该音视频同步装置可灵活改变音频信号的采样率，并使音、视频信号达到同步输出，改善节目播放过程中音、视频异常的现象。
【专利附图】
【附图说明】
[0024]为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0025]图1是本实用新型提供的音视频同步装置的一实施例的模块结构示意图；
[0026]图2是本实用新型提供的音视频同步装置的另一实施例的模块结构示意图。
【具体实施方式】
[0027]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0028]参见图1，为本实用新型提供的音视频同步装置的一实施例的模块结构示意图。如图1所示，该音视频同步装置可包括:
[0029]用于产生至少三路与输入的DV0(Digital Video Output,数字视频输出)时钟信号相位差恒定的同步时钟信号的锁相模块10，该至少三路同步时钟信号包括第三同步时钟
信号;
[0030]与锁相模块10相连，用于按照第三同步时钟信号对输入的视频信号进行采样输出的存取模块20 ；
[0031]输入端接入音频信号和采样时钟信号，用于根据采样时钟信号改变音频信号的采样率，并输出转换后的音频信号的采样率转换模块30 ；
[0032]用于按照第三同步时钟信号加嵌存取模块20输出的视频信号和转换后的音频信号，并输出复合的音视频信号的加嵌输出模块40。
[0033]具体地，锁相模块10的输入端可接入DVO时钟信号，输出端则输出包括第三同步时钟信号的至少三路与DVO时钟信号相位差恒定同步时钟信号。其中，DVO时钟信号的频率与该音视频同步装置接收到的节目制式有关，例如，标清节目的DVO时钟信号频率一般为27MHz，高清节目的DVO时钟信号频率一般为74.25MHz或74.125MHz，超高清节目的DVO时钟信号频率一般为148.5MHz或148.25MHz。
[0034]作为一种可行的实施方式,锁相模块IO,可通过集成在FPGA (Fiel d-Programmab I eGate Array,现场可编程门阵列)芯片上的锁相环实现；第三同步时钟信号的频率与DVO时
钟信号的频率保持一致。
[0035]具体地，存取模块20的输入端分别接入DVO时钟信号、视频信号和第三同步时钟信号，输出端则连接到加嵌输出模块40。
[0036]作为一种可行的实施方式，存取模块20可由集成在FPGA芯片上的FIFO存储器实现，即按序输入的视频信号按输入的顺序依次输出。
[0037]作为一种可行的实施方式，采样率转换模块30的输入端分别接入音频信号和采样时钟信号，输出端则连接到加嵌输出模块40。采样率转换模块30可根据采样时钟信号改变音频信号的采样率,并输出转换后的音频信号。具体地,若要将音频信号的采样率转换为192kHz、96kHz、64kHz、48kHz或38.4kHz，可接入频率为98.304MHz的采样时钟信号；若要将音频信号的采样率转换为176.4kHz,88.2kHz或44.1kHz，则可接入频率为90.3168MHz的采样时钟信号。
[0038]作为一种可行的实施方式，采样率转换模块30可由集成在FPGA芯片上的采样率转换器实现。
[0039]作为一种可行的实施方式，DVO时钟信号、视频信号和音频信号均由节目源信号解码得到。视频信号和音频信号分别经存取模块20和采样率转换模块30处理后，发送到加嵌输出模块40。加嵌输出模块40按照第三同步时钟信号加嵌存取模块20输出的视频信号和采样率转换模块10转换后的音频信号，使得音频信号和视频信号同步后，输出复合的音视频信号。
[0040]具体实现中，加嵌输出模块40可由集成在FPGA芯片上的SDI加嵌器实现。
[0041]本实用新型所描述的音视频同步装置包括锁相模块、存取模块、采样率转换模块以及加嵌输出模块。锁相模块根据输入的DVO时钟信号,产生至少三路与该DVO时钟信号相位差恒定的同步时钟信号，存取模块和采样率转换模块根据该至少三路同步时钟信号分别对视频信号和音频信号采样并转换采样率，加嵌输出模块加嵌视频信号和音频信号并输出，得到同步的音视频信号。由此，该音视频同步装置可灵活改变音频信号的采样率，并使音、视频信号达到同步输出，以改善节目播放过程中音、视频异常的现象。
[0042]参见图2，为本实用新型提供的音视频同步装置的另一实施例的模块结构示意图。如图2所示，该音视频同步装置可包括:锁相模块10、存取模块20、采样率转换模块30、力口嵌输出模块40、解码模块50以及可编程振荡模块60。
[0043]其中，锁相模块10、存取模块20和采样率转换模块30的结构及功能可参考图1所示实施例的相关描述，在此不赘述。
[0044]在图1的基础上，在一些可行的实施方式中，该至少三路同步时钟信号还包括第二同步时钟信号，加嵌输出模块40可包括加嵌单元401和输出单元402，其中:
[0045]加嵌单元401分别与锁相模块10、存取模块20和采样率转换模块30相连，用于按照第三同步时钟信号加嵌存取模块输出的视频信号和转换后的音频信号；
[0046]输出单元402分别与锁相模块10和加嵌单元401相连，用于将第二同步时钟信号作为参考时钟信号，输出加嵌后得到的复合的音视频信号。具体实现中，第二同步时钟信号先由锁相模块10的输出端流出FPGA芯片，再由输出单元402的输入端接入FPGA芯片，形成环路。具体地，输出单元402可将该复合的音视频信号由并行数字信号转换为串行数字信号后输出。
[0047]具体实现中，第二同步时钟信号的频率与节目制式有关，例如:节目分别为标清节目、高清节目或超高清节目时，相应的第二同步时钟信号的频率可分别为67.5MHz，74.25MHz 或 148.5MHz。
[0048]在一些可行的实施方式中，解码模块50可用于解码输入的节目源信号，得到并输出DVO时钟信号、视频信号和音频信号。
[0049]在一些可行的实施方式中，该至少三路同步时钟信号还包括第一同步时钟信号，可编程振荡模块60可用于接收第一同步时钟信号，并对第一同步时钟信号进行频率变换处理，得到采样时钟信号。
[0050]具体实现中，第一同步时钟信号的频率可固定不变，例如固定为27MHz。
[0051]具体实现中，可编程振荡模块60可由可编程振荡器实现，由解码模块50通过I2C(Inter — Integrated Circuit)总线配置。
[0052]本实用新型所描述的音视频同步装置包括锁相模块、存取模块、采样率转换模块、加嵌输出模块、解码模块以及可编程振荡模块。节目源信号由解码模块解码，得到DVO时钟信号、视频信号和音频信号；锁相模块根据该DVO时钟信号得到包括第一同步时钟信号、第二同步时钟信号和第三同步时钟信号的至少三路同步时钟信号；存取模块按照第三同步时钟信号对该视频信号进行采样输出；第一同步时钟信号经过可编程振荡模块后，作为采样率转换模块的采样时钟信号，采样率转换模块根据该采样时钟信号对该音频信号进行采样率转换；加嵌模块中的加嵌单元按照第三同步时钟信号加嵌存取模块输出的视频信号和采样率转换模块输出的音频信号，使音频信号与视频信号同步；加嵌模块中的输出单元则根据第二同步时钟信号，输出加嵌后得到的复合的音视频信号。由此，该音视频同步装置可灵活改变音频信号的采样率，并使音、视频信号达到同步输出，以改善节目播放过程中音、视频异常的现象。
[0053]以上所揭露的仅为本实用新型一种较佳实施例而已，当然不能以此来限定本实用新型之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本实用新型权利要求所作的等同变化，仍属于实用新型所涵盖的范围。
【权利要求】
1.一种音视频同步装置，其特征在于，包括: 用于产生至少三路与输入的数字视频输出DVO时钟信号相位差恒定的同步时钟信号的锁相模块，所述至少三路同步时钟信号包括第三同步时钟信号； 与所述锁相模块相连，用于按照所述第三同步时钟信号对输入的视频信号进行采样输出的存取模块； 输入端接入音频信号和采样时钟信号，用于根据所述采样时钟信号改变所述音频信号的采样率，并输出转换后的音频信号的采样率转换模块； 用于按照所述第三同步时钟信号加嵌所述存取模块输出的视频信号和所述转换后的音频信号，并输出复合的音视频信号的加嵌输出模块。
2.根据权利要求1所述的音视频同步装置，其特征在于，所述音视频同步装置还包括: 用于解码输入的节目源信号，得到并输出所述DVO时钟信号、所述视频信号和所述音频信号的解码模块。
3.根据权利要求1所述的音视频同步装置，其特征在于，所述至少三路同步时钟信号还包括第一同步时钟信号，所述音视频同步装置还包括: 用于接收所述第一同步时钟信号并对所述第一同步时钟信号进行频率变换处理，得到所述采样时钟信号的可编程振荡模块。
4.根据权利要求1所述的音视频同步装置，其特征在于，所述至少三路同步时钟信号还包括第二同步时钟信号，所述加嵌输出模块，包括: 分别与所述锁相模块、所述存取模块和所述采样率转换模块相连，用于按照所述第三同步时钟信号加嵌所述存取模块输出的视频信号和所述转换后的音频信号的加嵌单元； 分别与所述锁相模块和所述加嵌单元相连，用于将所述第二同步时钟信号作为参考时钟信号，输出加嵌后得到的所述复合的音视频信号的输出单元。
5.根据权利要求4所述的音视频同步装置，其特征在于，所述输出单元，具体用于将所述加嵌后得到的所述复合的音视频信号由并行数字信号转换为串行数字信号并输出。
6.根据权利要求1-5任一项所述的音视频同步装置，其特征在于，所述锁相模块，为集成在现场可编程门阵列FPGA芯片上的锁相环。
7.根据权利要求1-5任一项所述的音视频同步装置，其特征在于，所述存取模块，为集成在所述FPGA芯片上的先入先出FIFO存储器。
8.根据权利要求1-5任一项所述的音视频同步装置，其特征在于，所述采样率转换模块，为集成在所述FPGA芯片上的采样率转换器。
9.根据权利要求1-5任一项所述的音视频同步装置，其特征在于，所述加嵌输出模块，为集成在所述FPGA芯片上的数字串行接口 SDI加嵌器。
10.根据权利要求3所述的音视频同步装置，其特征在于，所述可编程振荡模块，为可编程振荡器。
【文档编号】H04N21/434GK203747934SQ201420074133
【公开日】2014年7月30日 申请日期:2014年2月20日 优先权日:2014年2月20日
【发明者】文静静 申请人:深圳市同洲电子股份有限公司