一种基于海思平台的视频拼接方法与流程

本发明涉及视频拼接领域，具体涉及一种基于海思平台的视频拼接方法。

背景技术：

视频拼接墙是由多个显示单元拼接在一起共同构成一个大屏进行显示的应用。传统的视频拼接处理器需要使用“解码处理器+FPGA”的架构，其中解码处理器实现视频的解码，而FPGA实现视频裁剪、缩放和叠加算法。这样的架构成本高昂，另外，使用FPGA实现的叠加算法延时最低，但开发难度大，开发周期长。而若使用CPU实现则因视频图像数据量巨大，频繁的拷贝、存储以及运算会增加CPU负担，导致CPU占用率高，无法再处理其他事务。

而随着视频处理技术的不断发展，各类拼接墙用户，诸如作战中心、铁路管理中心等客户对大墙拼接效果也表露出较高的技术要求，譬如追求高实时性、叠加层数多以及低成本。CPU这样的结构显然无法满足用户的需求，而高成本高开发投入的“解码处理器+FPGA”也无法满足用户需求。

技术实现要素：

本发明的目的是解决现有技术的缺陷，提供一种能够提高实时性、轻易实现视频图形叠加和缩放的视频拼接方法，采用的技术方案如下：

一种基于海思平台的视频拼接方法，包括：

将一个画面裁剪成N个小画面；

对裁剪后的小画面进行缩放；

将缩放后的小画面输出到拼接墙上对应的位置；

其特征在于，使用海思Hi3536芯片进行以上操作。

进一步地，当有多个画面叠加在一起时，则分别对每个画面进行裁剪、缩放，然后分别输出到拼接墙上对应的位置。

假设有多个画面叠加在一起,则对图像分块裁剪后分别在每个显示单元上进行叠加，这样，多个显示单元就共同显示一幅完整的多层叠加画面了。

进一步地，本发明中，进行视频叠加时使用DMA方式进行视频像素拷贝。

视频叠加操作其实是对多幅图像进行拷贝动作，海思Hi3536芯片提供DMA操作，能够高效地对图像像素数据进行拷贝，消耗极低CPU资源，即使对多个视频进行叠加，仍然能简单地将该视频直接拷贝到指定位置，并且叠加时间有足够的余量，不会对帧率控制造成影响。 在海思Hi3536芯片说明有描述，在同一个视频层中不能通道间叠加，而Hi3536芯片只有两个高清视频层，因此传统的叠加方法只支持2层的1080p叠加，而本发明使用DMA方式进行视频像素拷贝，实现了16层1080p@30的叠加性能。

与现有技术相比，本发明的有益效果：

本发明在器件成本和开发周期上加以考虑，提供基于海思Hi3536芯片的视频拼接方案，使用了海思的SOC内部自带的图像处理引擎对视频图像的数学运算和图像操作提供硬件上的支持，能够轻易实现缩放和叠加，同时海思SOC内部自带视频解码器资源，实现将视频拼接处理器集成在一块芯片上实现，可不采用传统的“解码处理器+FPGA”结构来实现视频拼接。

附图说明

图1是本发明实施例的流程图；

图2是本发明实施例对图像进行裁剪的示意图；

图3是本发明实施例对2个画面叠加情况下对图像进行裁剪的示意图；

图4是本发明实施例对16层视频叠加的效果图。

具体实施方式

下面结合附图和实施例对本发明做进一步详细说明。

如图1所示，一种基于海思平台的视频拼接方法，包括：

将一个画面裁剪成N个小画面；

对裁剪后的小画面进行缩放；

将缩放后的小画面输出到拼接墙上对应的位置，如图2所示；

使用海思Hi3536芯片进行以上操作。

进一步地，当有多个画面叠加在一起时，则分别对每个画面进行裁剪、缩放，然后分别输出到拼接墙上对应的位置。

假设有多个画面叠加在一起,则对图像分块裁剪后分别在每个显示单元上进行叠加，这样，多个显示单元就共同显示一幅完整的2层叠加画面了，如图3所示。

本实施例中，进行视频叠加时使用DMA方式进行视频像素拷贝。

视频叠加操作其实是对多幅图像进行拷贝动作，海思Hi3536芯片提供DMA操作，能够高效地对图像像素数据进行拷贝，不会消耗CPU资源，即使对多个视频进行叠加，仍然能简单地将该视频直接拷贝到指定位置，本实施例测试能对16路1080p@30的视频进行实时叠加，如图4所示。而且，叠加一帧只需18ms，效果良好，对于30帧/秒的视频，其一帧时间间隔为1/30s = 33.33ms并且叠加时间有足够的余量，不会对帧率控制造成影响。