检测帧边界的方法、装置及系统与流程

本申请实施例涉及通信技术领域，特别涉及一种检测帧边界的方法、装置及系统。

背景技术：

在通信系统中，为了能正确分离各路时隙信号，在发送端提供了每帧的起始标记和结束标记，在接收端检测并获取上述标记的过程称之为“帧同步(framealignment)”。结合参考图1，其示出了帧同步的示意图。发送端对原始数据进行编码，之后将编码后数据通过通信链路发送至接收端，接收端在帧同步的情况下对编码后数据进行解码，得到原始数据。

目前，接收端通常通过检测帧边界的方式来实现帧同步，也即检测出接收到的数据中的起始标记和结束标记。现有技术中，接收端检测帧边界的方法如下：接收端接收到一定长度的数据(例如一帧数据)之后，对接收到的数据进行伴随式计算，得到上述数据对应的计算结果，若上述计算结果所包括的伴随式结果均为0，则确定检测出帧边界，若上述计算结果所包括的伴随式结果中存在非零常数，则接收端将之前接收到的数据丢弃，并在接收到下一个一定长度的数据之后，再对下一个一定长度的数据进行伴随式计算。接收端通过重复上述过程，直至检测出帧边界。

采用上述现有技术检测帧边界，当接收端接收到的一定长度的数据为全0的情况下，由于计算得到的伴随式结果也均为0，因此会出现误同步的情况。结合参考图2，其示出了误同步的示意图。发送端对原始数据进行编码，之后将编码后数据发送至接收端，接收端在误同步的情况下对编码后数据进行解码，解码后数据与原始数据并不相同。

技术实现要素：

本申请实施例提供了一种检测帧边界的方法、装置及系统，可用以解决现有技术中接收到的数据为全0序列时会发生误同步的问题。

一方面，本申请实施例提供一种检测帧边界的方法，该方法包括：接收端接收发送端发送的加扰数据，加扰数据是对原始数据对应的编码后数据进行加扰处理后得到的；接收端对最近接收的n个数据块进行伴随式计算，得到n个数据块对应的计算结果，n个数据块中的每一个数据块包括至少一比特的加扰数据，n为大于1的整数；若n个数据块对应的计算结果中存在p个伴随式结果为非零常数，则接收端确定在n个数据块中检测到帧边界，p为正整数。

本申请实施例提供的技术方案，通过在发送端对编码后数据进行加扰处理，使得后续接收端在检测帧边界时，在计算到最近接收的n个数据块对应的计算结果存在p个计算结果为非零常数时，则确定已检测出帧边界，相比于现有技术中提供的方案，本申请实施例能够避免接收到的数据为全0序列时出现的误同步问题，提高链路同步的抗干扰性能。

在一个可能的设计中，接收端对最近接收的n个数据块进行伴随式计算，得到n个数据块对应的计算结果，包括：当已接收到的加扰数据包括第1个至第n个数据块时，接收端对第1个至第n个数据块进行伴随式计算，得到第1个至第n个数据块对应的计算结果；当已接收到的加扰数据包括第n+i个数据块时，接收端对第i+1个至第n+i个数据块进行伴随式计算，得到第i+1个至第n+i个数据块对应的伴随式结果，i为正整数。

本申请实施例提供的技术方案，通过在接收到的加扰数据包括第n+i个数据块时，开始计算第i+1个至第n+i个数据块对应的计算结果，相比于现有技术中需要重新接收n个数据块再计算新接收的n个数据块对应的计算结果，本申请实施例能够减少检测出帧边界所需的时间，实现快速同步。

在一个可能的设计中，接收端对第i+1个至第n+i个数据块进行伴随式计算，得到第i+1个至第n+i个数据块对应的计算结果，包括：

接收端采用如下第一公式对第i+1个至第n+i个数据块进行伴随式计算得到第i+1个至第n+i个数据块对应的计算结果

其中，是第i个至第n+i-1个数据块对应的计算结果，x的取值是伴随式多项式s(x)＝s^q-1x^q-1+s^q-2x^q-2+…+s¹x+s⁰的根，ci-1是第i个数据块，cn+i-1是第n+i个数据块，j是不大于q的整数，q是正整数。

本申请实施例提供的技术方案，通过根据第i个至第n+i-1个数据块对应的计算结果计算第i+1个至第n+i个数据块对应的计算结果，也即，采用逻辑迭代的方式计算除第1个数据块至第n个数据块对应的计算结果之外的其它最近接收的n个数据块对应的计算结果，能减少计算时间，进一步减少检测出帧边界所需的时间。

在一个可能的设计中，接收端对第i+1个至第n+i个数据块进行伴随式计算，得到所述第i+1个至第n+i个数据块对应的计算结果，包括：

接收端采用如下第二公式对第i+1个至第n+i个数据块进行伴随式计算，得到所述第i+1个至第n+i个数据块对应的计算结果

其中，ct是第t+1个数据块，t的取值为i到n+i-1，x的取值是伴随式多项式s(x)＝s^q-1x^q-1+s^q-2x^q-2+…+s¹x+s⁰的根，j是不大于q的整数，q是正整数。

在一个可能的设计中，p小于n个数据块对应的计算结果中包括的伴随式结果的总数量。

本申请实施例提供的技术方案，通过在最近n个数据块对应的计算结果中的部分伴随式结果为非零常数时，确定检测出帧边界，从而实现模糊同步，解决了加扰数据中存在误码时不能同步的问题，增强了高速链路加扰数据存在误码时同步的抗干扰问题。

另一方面，本申请实施例提供一种检测帧边界的方法，该方法包括：发送端对原始数据进行编码，得到编码后数据；发送端对编码后数据进行加扰处理，得到加扰数据；发送端向接收端发送加扰数据，以使得接收端对最近接收的n个数据块进行伴随式计算，得到n个数据块对应的计算结果，且当n个数据块对应的计算结果中存在p个伴随式结果为非零常数时，确定在n个数据块中检测到帧边界，n个数据块中的每一个数据块包括至少一比特的加扰数据，n为大于1的整数，p为正整数。

在一个可能的设计中，发送端对编码后数据进行加扰处理，得到加扰数据，包括：发送端采用加扰电路生成加扰序列；发送端将加扰序列与编码后数据进行异或运算，得到加扰数据。

又一方面，本申请实施例提供一种装置(或称为设备)，该装置具有实现上述方法示例中接收端一侧的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的模块或者单元。

在一个可能的设计中，装置的结构中包括处理器和通信接口，所述处理器被配置为支持装置执行上述方法中接收端侧相应的功能。所述通信接口用于支持装置与其它设备之间的通信。进一步的，装置还可以包括存储器，所述存储器用于与处理器耦合，其保存装置必要的程序指令和数据。

又一方面，本申请实施例提供一种装置(或称为设备)，该装置具有实现上述方法示例中发送端一侧的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的模块或者单元。

在一个可能的设计中，装置的结构中包括处理器和通信接口，所述处理器被配置为支持装置执行上述方法中发送端侧相应的功能。所述通信接口用于支持装置与其它设备之间的通信。进一步的，装置还可以包括存储器，所述存储器用于与处理器耦合，其保存装置必要的程序指令和数据。

又一方面，本申请实施例提供一种通信系统，所述通信系统包括：发送端和接收端：所述发送端包括如上述方面所述发送端侧的装置；所述接收端包括如上述方面所述接收端侧的装置。

再一方面，本申请实施例提供一种计算机存储介质，用于储存为上述装置所用的计算机软件指令，其包含用于执行上述方面所设计的接收端侧的程序。

再一方面，本申请实施例提供一种计算机存储介质，用于储存为上述装置所用的计算机软件指令，其包含用于执行上述方面所设计的发送端侧的程序。

还一方面，本申请实施例提供一种计算机程序产品，当该计算机程序产品被执行时，其用于执行上述方面所述的接收端侧的方法。

还一方面，本申请实施例提供一种计算机程序产品，当该计算机程序产品被执行时，其用于执行上述方面所述的发送端侧的方法。

相较于现有技术，本申请实施例提供的技术方案，通过在发送端对编码后数据进行加扰处理，使得后续接收端在检测帧边界时，在计算到最近接收的n个数据块对应的计算结果存在p个计算结果为非零常数时，则确定已检测出帧边界，本申请实施例能够避免接收到的数据为全0序列时出现的误同步问题，提高链路同步的抗干扰性能。

附图说明

图1示出了帧同步的示意图；

图2示出了误同步的示意图；

图3示出了本申请一个实施例示出的实施环境的示意图；

图4a示出了本申请一个实施例提供的检测帧边界的方法的流程图；

图4b示出了本申请一个实施例提供的加扰电路的示意图；

图4c示出了本申请一个实施例提供的帧同步的示意图；

图5示出了本申请另一个实施例提供的检测帧边界的方法的流程图；

图6a示出了本申请一个实施例提供的装置的结构示意图；

图6b示出了本申请一个实施例提供的装置的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图，对本申请实施例中的技术方案进行描述。

本申请实施例描述的系统架构以及业务场景是为了更加清楚地说明本申请实施例的技术方案，并不构成对本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着系统架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。

结合参考图3，其示出了本申请一个实施例提供的实施环境的示意图。该实施环境可以是一通信系统。该实施环境包括：发送端10和接收端20。

发送端10具有发送数据以及对数据进行编码、加扰等处理的功能。接收端20具有接收数据以及对数据进行解码、解扰等处理的功能。

发送端10和接收端20均可以是具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其它处理设备，以及各种形式的用户设备(userequipment，ue)，移动台(mobilestation，ms)，终端设备(terminaldevice)等等。为方便描述，上面提到的设备统称为终端。

发送端10与接收端20之间建立有通信链路30，该通信链路30具有传输数据的功能。上述通信链路30可以是高速链路，例如serdes链路。

在实际应用中，发送端和接收端可以是两个具有不同功能的终端，其中发送端具备发送数据的功能，接收端具备接收数据的功能。或者，发送端和接收端也可以是两个具有相同功能的终端，该终端具备发送和接收数据的功能。当该终端用于实现本公开方法示例中发送端侧的功能时，该终端即作为发送端；当该终端用于实现本公开方法示例中接收端侧的功能时，该终端即作为接收端。在实际应用中，对于同一台终端，其可以作为发送端，也可以作为接收端。

另外，本申请示实施例涉及的通信系统可以是全球移动通讯系统(globalsystemformobilecommunication，gsm)、通用分组无线业务(generalpacketradioservice，gprs)、长期演进(longtermevolution，lte)、码分多址(codedivisionmultipleaccess，cdma)系统、宽带码分多址(widebandcodedivisionmultipleaccess，wcdma)系统等等，本申请实施例对此不作限定。

为了克服现有技术中可能存在的误同步的问题，本申请实施例提供了一种检测帧边界的方法，通过在发送端对编码后数据进行加扰处理，使得后续接收端在检测帧边界时，在计算到最近接收的n个数据块对应的计算结果存在p个计算结果为非零常数时，则确定已检测出帧边界，本申请实施例能够避免接收到的数据为全0序列时出现的误同步问题，提高链路同步的抗干扰性能。

下面将基于上面所述的本申请实施例涉及的共性方面，对本申请实施例进一步详细说明。

请参考图4a，其示出了本申请一个实施例提供的检测帧边界的方法的流程图。该方法可应用于图x所述的实施环境中，该方法可以包括如下步骤。

步骤401，发送端对原始数据进行编码，得到编码后数据。

编码是指在原始数据中引入冗余数据来避免原始数据出现差错。实际应用中，在通过通信链路发送原始数据之前，通常会对原始数据进行编码处理。在本申请实施例中，对原始数据进行编码所采用的技术可以是前向纠错(forwarderrorcorrection，fec)技术，针对不同的编码方式，fec码可以是里得所罗门(reed-solomon，rs)码，博斯-乔赫里(bose-chaudhuri-hocquenghem，bch)码等等，本申请实施例对此不作限定。

以fec编码方式为例，发送端根据原始数据生成校验数据，并对原始数据进行移位，之后移位后的原始数据与校验数据形成编码后数据。其中，原始数据m(x)可以采用下式表示：

m(x)＝mk-1……m0；

其中，mr代表一比特原始数据，r的取值为0到k-1。k为原始数据的比特数，k为正整数。

编码后数据x^n-km(x)可以采用下式表示：

x^n-km(x)＝mn-1……mn-kpn-k-1……p0；

其中，mn-k至mn是移位后的原始数据，p0至pn-k-1为校验数据，校验数据的比特数为n-k，n为编码后数据的比特数，n为大于k的正整数。

在本申请实施例中，以fec码为rs(528，514)为例进行解释说明。对于rs(528，514)，其通常基于10bit的原始数据进行编码，上述10bit的原始数据形成一个符号(symbol)。另外，在rs(528，514)中，一帧包括5280bit的数据，其中包括5140bit的原始数据(也称净荷数据)和140bit的校验数据，也即514个symbol的原始数据和14个symbol的校验数据。

步骤402，发送端对编码后数据进行加扰处理，得到加扰数据。

与现有技术不同的是，在本申请实施例中，发送端完成对原始数据的编码之后，还需要对编码后数据进行进一步地加扰处理，使得后续接收端在检测帧边界时，在计算到最近接收的n个数据块对应的计算结果存在p个计算结果为非零常数时，则确定已检测出帧边界，从而避免误同步。

可选地，步骤402可以包括如下两个子步骤：

步骤402a，发送端采用加扰电路生成加扰序列；

步骤402b，将加扰序列与编码后数据进行异或运算，得到加扰数据。

加扰电路是用于生成加扰序列，并将编码后数据与加扰序列进行加扰处理的硬件电路。加扰电路的结构可以采用多项式描述。结合参考图4b，其示出了本申请一个实施例示出的加扰电路的示意图，该加扰电路可以由多项式g(x)＝1+x³⁹+x⁵⁸来表示。

加扰序列是发送端对编码后数据进行加扰处理时所采用的数据序列。加扰序列所包括的比特与编码后数据所包括的比特相同。可选地，加扰序列是pn序列(pseudo-noisesequence)。加扰序列的初始值可以预先设定，例如，一以十六进制表示的加扰序列的初始值为0xaaaaaaaaaa。

异或运算是一种逻辑运算。对a与b进行异或运算时，若a与b相同，则异或运算的结果为0，若a与b不同，则异或运算的结果为1。例如，编码后数据为10011，加扰序列为01101，经过异或运算后得到的加扰数据为11110。

步骤403，发送端向接收端发送加扰数据。

由于接收端进行伴随式计算是与接收加扰数据并行处理的，接收端每接收一定长度的加扰数据(例如一帧加扰数据或者一个符号的加扰数据)之后，对已接收的加扰数据进行伴随式计算，同时还接收新的加扰数据，因此接收端接收发送端持续发送加扰数据。发送端对每一符号的原始数据进行编码、加扰处理，之后向接收端发送处理后得到的加扰数据。

相应地，接收端接收发送端发送的加扰数据。

步骤404，接收端对最近接收的n个数据块进行伴随式计算，得到n个数据块对应的计算结果，n为大于1的整数。

上述n个数据块中的每一个数据块包括至少一比特的加扰数据。每一个数据块所包括的加扰数据的比特数相同，其可以根据fec码的具体码型确定。例如，fec码为rs(528,514)时，每一个数据块包括10bit加扰数据。另外，一个数据块可以称之为一个符号。

n的取值也可以根据fec码的具体码型确定。例如，fec码为rs(528,514)时，n的取值为528。另外，n个数据块所包括的加扰数据的长度，也即是一帧加扰数据的长度。

伴随式计算可用于检测加扰数据中是否存在误码，还可用于检测帧边界，其中，加扰数据中是否存在误码，以及帧边界的位置，均可以根据伴随式计算的计算结果确定。在本申请实施例中，若n个数据块对应的计算结果中存在伴随式结果为零，则说明加扰数据中存在误码，若n个数据块对应的计算结果中存在p个伴随式结果为非零常数，则说明在n个数据块中检测到帧边界。另外，对于伴随式计算的具体计算方式，将在下文实施例中进行介绍。

n个数据块对应的计算结果包括一个或多个伴随式结果。n个数据块对应的计算结果所包括的伴随式结果的总数量也可以根据fec码的具体码型确定。例如，fec码为rs(528,514)时，n个数据块对应的计算结果所包括的伴随式结果的总数量为14。

步骤405，若n个数据块对应的计算结果中存在p个伴随式结果为非零常数，则接收端确定在n个数据块中检测到帧边界，p为正整数。

若n个数据块对应的计算结果中存在p个伴随式结果为非零常数，则接收端确定在n个数据块中检测到帧边界。其中，p可以等于n个数据块对应的计算结果所包括的伴随式结果的总数量，也可以小于n个数据块对应的计算结果所包括的伴随式结果的总数量。以fec码为rs(528,514)为例，最近接收的n个数据块对应的计算结果包括14个伴随式计算结果，p可以等于14，也可以小于14，例如，p为8。

另外，若n个数据块对应的计算结果中的全部伴随式结果为非零常数，则证明加扰数据中不存在误码，若n个数据块对应的计算结果中存在伴随式结果为零，则说明加扰数据中存在误码。当p小于n个数据块对应的计算结果所包括的伴随式结果的总数量时，接收端也确定在n个数据块中检测到帧边界，也即接收端在加扰数据中存在误码的情况实现同步，该情况可以称之为模糊同步。通过上述方式，解决了加扰数据中存在误码时不能同步的问题，增强了高速链路加扰数据存在误码时同步的抗干扰问题。

结合参考图4c，其示出了本申请一个实施例示出的帧同步的示意图。发送端对原始数据进行编码，得到编码后数据，之后对编码后数据进行加扰处理，得到加扰数据，之后通过数据链路向接收端发送加扰数据，接收端对加扰数据进行解扰处理并解码，得到原始数据。其中，解扰处理的过程与帧边界的检测过程是同步完成的。

本申请实施例提供的技术方案，通过在发送端对编码后数据进行加扰处理，使得后续接收端在检测帧边界时，在计算到最近接收的n个数据块对应的计算结果存在p个计算结果为非零常数时，则确定已检测出帧边界，本申请实施例能够避免接收到的数据为全0序列时出现的误同步问题，提高链路同步的抗干扰性能。

另外，还通过在最近n个数据块对应的计算结果中的部分伴随式结果为非零常数时，确定检测出帧边界，从而实现模糊同步，解决了加扰数据中存在误码时不能同步的问题，增强了高速链路加扰数据存在误码时同步的抗干扰问题。

请参考图5，其示出了本申请另一个实施例提供的检测帧边界的方法的流程图。该方法可应用于图3所述的实施环境中，该方法可以包括如下步骤。

步骤501，发送端对原始数据进行编码，得到编码后数据。

步骤502，发送端对编码后数据进行加扰处理，得到加扰数据。

步骤503，发送端向接收端持续发送加扰数据。

相应地，接收端接收发送端持续发送的加扰数据。

步骤501至步骤503与图4a所示实施例中的步骤401至步骤403相同，具体参见上文说明，此处不再赘述。

步骤504，当已接收到的加扰数据包括第1个至第n个数据块时，接收端对第1个至第n个数据块进行伴随式计算，得到第1个至第n个数据块对应的计算结果；

可选地，接收端采用如下公式对第1个至第n个数据块进行伴随式计算，得到第1个至第n个数据块对应的计算结果

其中，c0至cn-1分别表示第1个数据块至第n个数据块，例如，c0表示第1个数据块，c5表示第6个数据块。x是伴随式多项式s(x)＝s^q-1x^q-1+s^q-2x^q-2+...+s¹x+s⁰的根。

令s(x)＝0时，计算得到x＝α^j，α^j表示伴随式多项式的第j-1个根，j为不大于q的正整数，q是指第1个至第n个数据块对应的计算结果所包括的伴随式结果的数量，q的取值也可以根据fec码的具体码型确定，当fec码为rs(528，514)时，q的取值为14，也即j的取值是0到13。

当j＝0时，是第1个数据块至第n个数据块对应的计算结果中的第1个伴随式计算结果，可以采用下式表示：

当j＝1时，是第1个数据块至第n个数据块对应的计算结果中的第2个伴随式计算结果，可以采用下式表示：

当j＝2时，是第1个数据块至第n个数据块对应的计算结果中的第3个伴随式计算结果，可以采用下式表示：

当j取其它数值时，所代表的含义，以及的表达式可以此类推。

步骤505，当已接收到的加扰数据包括第n+i个数据块时，接收端对第i+1个至第n+i个数据块进行伴随式计算，得到第i+1个至第n+i个数据块对应的伴随式结果，i为正整数。

当已接收到的加扰数据包括第n+i个数据块时，接收端计算第i+1个至第n+i个数据块对应的计算结果的方式可以与步骤404提供的方法可以相同，也可以不同。下面将对计算第i+1个至第n+i个数据块对应的计算结果的两种方式分别进行说明。

在一种可能的实现方式中，接收端采用如下第一公式对第i+1个至第n+i个数据块进行伴随式计算，得到第i+1个至第n+i个数据块对应的计算结果

其中，是第i个至第n+i-1个数据块对应的计算结果，x的取值是伴随式多项式s(x)＝s^q-1x^q-1+s^q-2x^q-2+...+s¹x+s⁰的根，ci-1是第i个数据块，cn+i-1是第n+i个数据块，j是不大于q的整数，q是正整数。

在该种实现方式中，接收端通过逻辑迭代的方式计算第i+1个至第n+i个数据块对应的计算结果，能减少计算时间，进一步减少检测出帧边界所需的时间。下面将对第一公式的推导过程进行讲解。

第i个至第n+i-1个数据块对应的计算结果中的伴随式结果可以采用如下公式表示：

由于第i+1个至第n+i个数据块，可以由第i个至第n+i-1个数据块向左移位得到，移位的距离为1个符号，因此第i+1个至第n+i个数据块对应的伴随式结果可以采用如下公式表示：

根据上述第i个至第n+i-1个数据块对应的计算结果、以及第i+1个至第n+i个数据块对应的计算结果可以推导出如下公式：

根据伽罗华域的计算原则，乘法与除法的计算结果相同，因此根据上述第i个至第n+i-1个数据块对应的计算结果、以及第i+1个至第n+i个数据块对应的计算结果推导出的公式可以转换为第一公式。

在另一种可能的实现方式中，接收端采用如下第二公式对第i+1个至第n+i个数据块进行伴随式计算，得到第i+1个至第n+i个数据块对应的伴随式结果

其中，ct是第t+1个数据块，t的取值为i到n+i-1，x的取值是伴随式多项式s(x)＝s^q-1x^q-1+s^q-2x^q-2+...+s¹x+s⁰的根，j是不大于q的整数，q是正整数。

在本申请实施例中，每接收一个数据块，将新接收到的1个数据块与之前接收的n-1个数据块组成新的n个数据块，并计算上述n个数据块对应的计算结果，相比于现有技术中需要重新接收n个数据块再计算新接收的n个数据块对应的计算结果，本申请实施例能够减少检测出帧边界所需的时间，实现快速同步。以fec码为rs(528，514)为例，本申请实施例在接收到528个符号的加扰数据后开始进行第一次伴随式计算，之后每接收一个符号的加扰数据，开始进行下一次的伴随式计算，当接收到1056个符号(相当于2帧)的加扰数据时，接收端已经进行了528次伴随式计算，因此接收端最多只需要接收20帧加扰数据，即可检测出帧边界。

步骤506，若n个数据块对应的计算结果中存在p个伴随式结果为非零常数，则接收端确定在n个数据块中检测到帧边界，p为正整数。

步骤506与图4a所示实施例中的步骤405相同，参见上文介绍说明，此处不再赘述。

本申请实施例提供的技术方案，通过在发送端对编码后数据进行加扰处理，使得后续接收端在检测帧边界时，在计算到最近接收的n个数据块对应的计算结果存在p个计算结果为非零常数时，则确定已检测出帧边界，本申请实施例能够避免接收到的数据为全0序列时出现的误同步问题，提高链路同步的抗干扰性能。

另外，还通过在接收到的加扰数据包括第n+i个数据块时，开始计算第i+1个至第n+i个数据块对应的计算结果，相比于现有技术中需要重新接收n个数据块再计算新接收的n个数据块对应的计算结果，本申请实施例能够减少检测出帧边界所需的时间，实现快速同步。

另外，还通过根据第i个至第n+i-1个数据块对应的计算结果计算第i+1个至第n+i个数据块对应的计算结果，也即，采用逻辑迭代的方式计算除第1个数据块至第n个数据块对应的计算结果之外的其它最近接收的n个数据块对应的计算结果，能减少计算时间，进一步减少检测出帧边界所需的时间。

上述主要从发送端和接收端交互的角度对本申请实施例提供的方案进行了介绍。上述有关发送端侧的步骤可以单独实现成为发送端侧的检测帧边界的方法，有关接收端侧的步骤可以单独实现成为接收端侧的检测帧边界的方法。

可以理解的是，装置(或称为“设备”)为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块(或单元)。结合本申请中所公开的实施例描述的各示例的单元及算法步骤，本申请实施例能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。本领域技术人员可以对每个特定的应用来使用不同的方法来实现所描述的功能，但是这种实现不应认为超出本申请实施例的技术方案的范围。

本申请实施例可以根据上述方法示例对装置(或称为“设备”)进行功能单元的划分，例如，可以对应各个功能划分各个功能单元，也可以将两个或两个以上的功能集成在一个处理单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。需要说明的是，本申请实施例中对单元的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

在采用集成的单元的情况下，图6a示出了上述实施例中所涉及的装置的一种可能的结构示意图。装置600包括：处理单元602和通信单元603。处理单元602用于对装置600的动作进行控制管理。例如，当装置600用于实现发送端一侧的检测帧边界的方法时，处理单元602用于支持装置600执行图4a所示实施例中的步骤401-403，图5所示实施例中的步骤501-503，和/或用于执行本文所描述的技术的其它步骤。当装置600用于实现接收端一侧的检测帧边界的方法时，处理单元602用于支持装置600执行图4a所示实施例中的步骤404-405，图5所示实施例中的步骤504-506，和/或用于执行本文所描述的技术的其它步骤。通信单元603用于支持装置600与其它设备的通信。装置600还可以包括存储单元601，用于存储装置600的程序代码和数据。

其中，处理单元602可以是处理器或控制器，例如可以是中央处理器(centralprocessingunit，cpu)，通用处理器，数字信号处理器(digitalsignalprocessor，dsp)，专用集成电路(application-specificintegratedcircuit，asic)，现场可编程门阵列(fieldprogrammablegatearray，fpga)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，dsp和微处理器的组合等等。通信单元603可以是通信接口、收发器、收发电路等，其中，通信接口是统称，可以包括一个或多个接口，例如服务器与vr设备之间的接口。存储单元601可以是存储器。

当处理单元602为处理器，通信单元603为通信接口，存储单元601为存储器时，本申请实施例所涉及的装置可以为图6b所示的装置。

参阅图6b所示，该装置610包括：处理器612、通信接口613、存储器611。可选地，装置610还可以包括总线614。其中，通信接口613、处理器612以及存储器611可以通过总线614相互连接；总线614可以是外设部件互连标准(peripheralcomponentinterconnect，简称pci)总线或扩展工业标准结构(extendedindustrystandardarchitecture，简称eisa)总线等。所述总线614可以分为地址总线、数据总线、控制总线等。为便于表示，图6b中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

结合本申请实施例公开内容所描述的方法或者算法的步骤可以硬件的方式来实现，也可以是由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块(或单元)组成，软件模块(或单元)可以被存放于随机存取存储器(randomaccessmemory，ram)、闪存、只读存储器(readonlymemory，rom)、可擦除可编程只读存储器(erasableprogrammablerom，eprom)、电可擦可编程只读存储器(electricallyeprom，eeprom)、寄存器、硬盘、移动硬盘、只读光盘(cd-rom)或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于asic中。另外，该asic可以位于装置中。当然，处理器和存储介质也可以作为分立组件存在于装置中。

本领域技术人员应该可以意识到，在上述一个或多个示例中，本申请实施例所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。本申请实施例还提供了计算机程序产品，当该计算机程序产品被执行时，其用于实现上述功能。另外，可以将上述计算机程序存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。

应当理解的是，在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。本文中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的对象。

以上所述的具体实施方式，对本申请实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本申请实施例的具体实施方式而已，并不用于限定本申请实施例的保护范围，凡在本申请实施例的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本申请实施例的保护范围之内。