Ploar编码方法和编码装置、译码方法和译码装置与流程

本发明实施例涉及通信领域，并且更具体地，ploar编码方法和编码装置、译码方法和译码装置。
背景技术：
：通信系统通常采用信道编码提高数据传输的可靠性，以保证通信的质量。土耳其教授arikan提出的极化码(polarcodes)是第一个理论上证明可以达到香农容量且具有低编译码复杂度的好码。polar码是一种线性块码，其编码矩阵为gn，编码过程为其中是一个二进制的行矢量，长度为n(即母码长度)；gn是一个n×n的矩阵，且定义为log2n个矩阵f2的克罗内克(kronecker)乘积。上述矩阵polar码的编码过程中，中的一部分比特用来携带信息，称为信息比特，这些比特的索引的集合记作a；另外的一部分比特设置为收发端预先约定的固定值，称之为固定比特或冻结比特(frozenbits)，其索引的集合用a的补集ac表示。polar码的编码过程相当于：这里，gn.(a)是gn.中由集合a中的索引对应的那些行得到的子矩阵，gn(ac)是gn中由集合ac中的索引对应的那些行得到的子矩阵。ua为中的信息比特集合，信息比特个数为k；为中的固定比特集合，固定比特个数为(n-k)，是已知比特。这些固定比特通常被设置为0，但是只要收发端预先约定，固定比特可以被任意设置。固定比特设置为0时，polar码的编码输出可简化为：是一个k×n的矩阵。polar码的构造过程即集合a的选取过程，决定了polar码的性能。polar码的构造过程通常是，根据母码码长n确定共存在n个极化信道，分别对应编码矩阵的n个行，计算极化信道可靠度，将可靠度较高的前k个极化信道的索引作为集合a的元素，剩余(n-k)个极化信道对应的索引作为固定比特的索引集合ac的元素。集合a决定了信息比特的位置，集合ac决定了固定比特的位置。从编码矩阵可以看出，原始polar码(母码)的码长为2的整数次幂，在实际应用中需要通过速率匹配实现任意码长的polar码。目前polar码的速率匹配方案主要有三种，分别是打孔(puncture)、缩短(shorten)和重复(repetition)。在前两种方案中，确定母码长度为大于等于目标码长m的2的整数次幂，根据预设的规则确定打孔或者缩短位置，在发送时删除对应位置的编码比特，实现速率匹配。译码前根据预定的规则将对应位置的对数似然比llr恢复，实现解速率匹配。为了平衡编码性能和复杂度，通信系统中可能根据约定的规则确定采用重复的速率匹配方案。对以母码长度编码的polar码进行重复，获得大于母码长度的目标码长，从而实现polar码的速率匹配。与打孔或缩短不同的是，重复通过对已编码为母码长度的编码比特序列按照特定顺序重复发送，直到达到目标码长，实现速率匹配。在译码端，通过对重复位置的对数似然比(log-likelihoodrate，llr)进行合并，从而实现解速率匹配，并以确定的母码长度进行译码。采用重复的方式进行速率匹配可以降低译码复杂度、减少时延，并能减小硬件实现面积。但是，在某些情况下重复对polar码的性能会造成一定的损失。技术实现要素：本申请实施例提供了编码方法及编码装置、译码方法及译码装置，能减少重复的速率匹配方案的使用次数，减少重复带来的性能损失。第一方面，提供了编码方法，包括：获取待编码的信息比特序列；若编码参数满足预设的分段条件，将所述待编码的信息比特序列划分为p个片段；对p个片段分别进行polar编码，得到p个编码比特序列；其中，p为大于1的整数。在一种可能的实现方式中，所述方法还包括：对p个编码比特序列分别进行速率匹配，对速率匹配后的p个片段分别进行交织，将交织后的p片段进行级联。先对p个片段分别进行交织，可以复用现有的交织器，不需要对交织器进行改造。或者，所述方法还包括：对p个编码比特序列分别进行速率匹配，对速率匹配后的p个片段进行级联，将级联后的比特序列进行交织。先进行级联再交织，则只需要设计一个交织器即可。第二方面，提供一种编码装置，包括：获取单元，用于获取待编码的信息比特序列；分段单元，用于若编码参数满足预设的分段条件，将所述待编码的信息比特序列划分为p个片段，其中，p为大于1的整数；编码单元，用于对p个片段分别进行polar编码，得到p个编码比特序列。在一种可能的实现方式中，所述编码装置还包括速率匹配单元，交织单元和级联单元；其中，所述速率匹配单元，用于对p个编码比特序列分别进行速率匹配；所述交织单元，用于对速率匹配后的p个片段分别进行交织；所述级联单元，用于将交织后的p片段进行级联；或者：所述速率匹配单元，用于对p个编码比特序列分别进行速率匹配；所述级联单元，用于对速率匹配后的p个片段进行级联；所述交织单元，用于将级联后的比特序列进行交织。第三方面，提供一种计算机可读存储介质，所述计算机可读存储介质包括：用于获取待编码的信息比特序列的指令；用于若编码参数满足预设的分段条件，将所述待编码的信息比特序列划分为p个片段的指令；以及用于对p个片段分别进行polar编码得到p个编码比特序列的指令；其中，p为大于1的整数。第四方面，提供一种译码方法，包括：获取待译码比特对应的对数似然比llr序列；若编码参数满足预设的分段条件，将所述llr序列进行解级联，得到p个片段的llr序列，其中，p为大于1的整数；对p个片段的llr序列分别进行scl译码，得到p个片段的译码结果；合并译码p个片段的译码结果，输出译码比特序列。在一种可能的实现方式中，在解级联之后，scl译码之前，所述方法还包括：对解级联后的p个片段分别进行解交织，对解交织后的p个片段进行解速率匹配。在一种可能的实现方式中，在解级联之前，所述方法还包括：对获取的llr序列进行解交织；在scl译码之前还包括：对解级联后的p个片段分别进行解速率匹配。第五方面，提供一种译码装置，包括：获取单元，用于获取待译码比特对应的对数似然比llr序列；解级联单元，用于若编码参数满足预设的分段条件，将所述llr序列进行解级联，得到p个片段的llr序列，其中，p为大于1的整数；译码单元，用于对p个片段的llr序列分别进行scl译码，得到p个片段的译码结果；合并单元，用于合并译码单元1205得到的p个片段的译码结果，输出译码比特序列。在一种可能的实现方式中，译码装置还包括：解交织单元和解速率匹配单元；所述解交织单元用于对解级联后的p个片段的llr序列分别进行解交织；所述解速率匹配单元用于对解交织后的p个片段的llr序列进行解速率匹配；所述译码单元用于对解速率匹配后的p个片段的llr序列分别进行scl译码，得到p个片段的译码结果；或者，所述解交织单元用于对获取的llr序列进行解交织，所述速率匹配单元用于对解级联后的p个片段分别进行解速率匹配，所述译码单元用于解速率匹配后的p个片段的llr序列分别进行scl译码，得到p个片段的译码结果。第六方面，提供一种计算机可读存储介质，所述计算机可读存储介质包括：用于获取待译码比特对应的对数似然比llr序列的指令；用于若编码参数满足预设的分段条件，将所述llr序列进行解级联，得到p个片段的llr序列的指令；用于对p个片段的llr序列分别进行scl译码，得到p个片段的译码结果的指令；以及用于合并译码p个片段的译码结果，输出译码比特序列的指令；其中，p为大于1的整数。结合第一方面至第六方面的任意方面或任意可能的实现方式，在一种实现方式中：所述分段条件为以下中的至少一个：所述编码参数为目标码长m，所述目标码长m大于第一阈值或所述目标码长大于等于第一阈值；或所述编码参数为待编码的信息比特序列长度k，所述待编码的信息比特序列长度k大于第二阈值或所述待编码的信息比特长度k大于等于第二阈值。在一个可能的设计中，所述第一阈值由码率r和待编码的信息比特序列长度k中的至少一个确定，所述第一阈值msegthr通过以下任意一种方式确定：或在一个可能的设计中，所述第二阈值由码率r和目标码长k中的至少一个，确定第二阈值ksegthr通过以下任意一种方式确定：ksegthr＝e×r+f，ksegthr＝g，或ksegthr＝max((e×r+f),g)；或者在一个可能的设计中，所述分段条件为：且k≥g；以上可能的设计，a，b，c，d，e和f为常数。在一个可能的设计中，a＝160，b＝1000，c＝1000，d＝160，e＝1000，f＝160，g＝360；或在一个可能的设计中，a＝210，b＝750，c＝750，d＝210，e＝750，f＝210，g为区间[300,360]中的数值；或者在一个可能的设计中，a为区间[350,180]中的数值，b为区间[950,1000]中的数值，c为区间[950,1000]中的数值，d为区间[150,180]中的数值，e为区间[950,1000]中的数值，f为区间[150,180]中的数值，g为区间[300,360]中的数值。结合第一方面至第六方面的任意方面或任意可能的实现方式，在一种实现方式中，所述级联方式为顺序级联或交替级联。结合第一方面至第六方面的任意方面或任意可能的实现方式，在一种实现方式中，p＝2，所述待编码的信息比特序列被划分为基本均匀的两个片段。在一个设计中，k1＝ceil(k/2),k2＝k-k1，ceil表示向上取整。在一个设计中，若k为偶数，满足|k1-k2|＝0，例如k1＝k/2，k2＝k/2。若k为奇数，满足|k1-k2|＝1，确定方式有多种，例如k1＝(k+1)/2，k2＝(k-1)/2，反之k1＝(k-1)/2，k2＝(k+1)/2亦可；也可以表示为k1＝(k+1)/2，k2＝k-k1。结合第一方面至第六方面的任意方面或任意可能的实现方式，在一种实现方式中，若待编码的信息比特序列的长度为奇数，分段后的长度分别为k1和k2，|k2-k1|＝1，对长度较小的片段填充0或1使得两个片段的长度相同。结合第一方面至第六方面的任意方面或任意可能的实现方式，在一种实现方式中，两个片段编码的目标码长分别为m1和m2，m1和m2基本相等。在一个设计中，m1＝ceil(m/2),m2＝m-m1，ceil表示向上取整。在一个设计中，若m为偶数，满足|m1-m2|＝0，例如m1＝m/2，m2＝m/2。若m为奇数时，满足|m1-m2|＝1，确定方式有多种，例如m1＝(m+1)/2，m2＝(m-1)/2，反之m1＝(m-1)/2，m2＝(m+1)/2亦可，或者m1＝(m+1)/2，m2＝m-m1。第七方面，提供一种编码装置，包括：至少一个输入端，用于接收待编码的信息比特序列；信号处理器，用于执行第一面及其任意可能的实现方式或设计中的编码方法；至少一个输出端，用于输出信号处理器得到的编码比特序列。第八方面，提供一种编码装置，包括：存储器，用于存储程序；处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，执行第一面及其任意可能的实现方式或设计中的编码方法。第九方面，提供一种译码装置，包括：至少一个输入端，用于接收待译码比特对应的对数似然比llr；信号处理器，用于执行第四面及其任意可能的实现方式或设计中的译码方法；至少一个输出端，用于输出信号处理器得到的译码比特序列。第十方面，提供一种译码装置，包括：存储器，用于存储程序；处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，执行第四面及其任意可能的实现方式或设计中的译码方法。第十一方面，提供一种通信装置，包括：总线、处理器、存储介质、总线接口、网络适配器、用户接口、天线；所述总线，用于连接处理器、存储介质、总线接口和用户接口；所述处理器，用于执行第一方面的编码方法或其任意一种实现方式或设计，或用于执行第四方面的译码方法或其任意一种实现方式或设计；所述存储介质，用于存储操作系统，以及待发送或接收的数据所述总线接口，连接网络适配器；所述网络适配器，用于实现无线通信网络中物理层的信号处理功能；所述用户接口，用于连接用户输入设备；所述天线，用于信号的发送和接收。本申请的又一方面提了供一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行第一方面的编码方法或其任意一种实现方式或设计，或用于执行第四方面的译码方法或其任意一种实现方式或设计。本申请的又一方面提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行第一方面的编码方法或其任意一种实现方式或设计，或用于执行第四方面的译码方法或其任意一种实现方式或设计。本申请的又一方面提供了一种计算机程序，当其在计算机上运行时，使得计算机执行第一方面的编码方法或其任意一种实现方式或设计，或用于执行第四方面的译码方法或其任意一种实现方式或设计。本申请实施例中，若编码参数满足预设的条件，对待编码的信息比特序列进行分段独立编码，减少了重复速率匹配方法的使用概率，降低了重复带来的性能损失。附图说明图1是无线通信发送端和接收端的基本流程示意图。图2所示为本申请实施例提供的编码方法流程示意图。图3所示为本申请实施例提供的编码方法流程示意图。图4为本申请提供的另一种分段编码方法流程示意图。图5为本申请提供的译码方法流程示意图。图6为本申请提供的一种分段译码方法流程示意图。图7为本申请提供的另一种分段译码方法流程示意图。图8为本申请提供的分段编码方法与非分段编码在译码时的仿真性能比较图。图9为本申请实施例的一种编码装置900的结构示意图。图10为本申请实施例提供的另外一种编码装置1000的结构示意图。图11为本申请实施例提供的另外一种编码装置1100的结构示意图。图12为本申请实施例提供的一种译码装置1200的结构示意图。图13为本申请实施例提供的一种译码装置1300的结构示意图。图14为本申请实施例提供的一种译码装置1400的结构示意图。图15为本申请实施例所适用的无线通信系统示意图。图16为本申请实施例提供的一种通信装置1600的结构示意图。图17为本申请实施例提供的终端设备800的结构示意图。图18为本申请实施例提供的比特级交替级联示意图。图19为本申请提供的另一个编码流程示意图。具体实施方式图1是无线通信的基本流程，在发送端，信源依次信源编码、信道编码、数字调制后发出。在接收端，依次通过数字解调、信道解码、信源解码输出信宿。信道编解码可以采用polar码，由于原始polar码(母码)的码长为2的整数次幂，在实际应用中需要通过速率匹配实现任意码长的polar码。图1所示的，在发送端在信道编码后进行速率匹配实现任意的目标码长，在接收端，信道解码之前先进行解速率匹配。在某些情况下，通信系统中通常会根据约定的规则确定一个母码长度，当确定的母码长度大于目标码长的时候，可以通过缩短或者打孔的速率匹配方案实现速率匹配。当确定的母码长度小于目标码长的时候，可以通过重复的速率匹配方案进行速率匹配，重复的方案会带来性能损失。某些通信系统规定polar码采用的最大母码长度，例如规定通信系统中下行最大母码长度为512，上行最大母码长度为1024之类的。由于polar码编码有最大母码长度的限制，在目标码长大于nmax时，单纯重复发送码长为nmax的polar码会带来性能损失，且重复的比特越多、损失越大。在一定条件下，对polar码进行分段编码后合并，性能优于重复速率匹配方案。本申请在编码参数满足预设的条件下，采用将待编码的信息比特进行分段编码，降低现有速率匹配方案(重复)对polar码性能造成的损失。对于目标码长m小于母码长度的情况，可以按照母码长度n进行polar编码，得到长度为n的编码比特序列，然后通过打孔或者缩短，得到长度为m的编码比特序列。如图2所示为本申请实施例提供的编码方法流程示意图，该方法包括：201、获取待编码的信息比特序列。本申请实施例所说的polar码，包括但不限于arikanpolar码，ca-polar码、pc-polar码或者pc-ca-polar码。arikanpolar是指原始的polar码，没有与其它码级联，只有信息比特和冻结比特。ca-polar码是polar码级联了循环冗余校验(cyclicredundancycheck，简称crc)的polar码，pc-polar码是polar码级了奇偶校验(paritycheck，简称pc)的码，而pc-ca-polar码是同时级联了crc和pc的码。pc-polar、ca-polar以及pc-ca-pola是通过级联不同的码来提高polar码的性能。本申请提到的待编码的信息比特序列，可以是指在通信系统中实际要发送的信息比特序列，也可以是信息比特级联了crc之后的比特序列。因此，待编码的信息比特序列长度k，可以表示待发送信息比特的个数，也可以表示进行polar码编码时所有要映射到信息比特位置的比特个数。以ca-polar码为例，此时的k可以为包括crc长度的值，也可以为不包括crc长度的值，在具体应用中可以灵活的定义。202、若编码参数满足预设的分段条件(也可以叫做分段编码条件)，将待编码的信息比特序列分成p个片段，p为大于1的整数。为了保证分段后的性能，对长度为k的待编码的信息比特序列进行分段可以是均匀分段。例如若p＝2，所述待编码的信息比特序列被划分为长度分别为k1和k2的基本均匀的两个片段，k1、k2的计算方式有多种，例如k1＝ceil(k/2),k2＝k-k1,ceil表示向上取整。或者，若k为偶数，满足|k1-k2|＝0，k1＝k2，可以令k1＝k/2，k2＝k/2。或者，若k为奇数，分段后k1和k2将会不相同，两个片段相差1比特，即满足|k2-k1|＝1，“||”表示取绝对值，可以令k1＝(k+1)/2，k2＝(k-1)/2，反之也可以令k1＝(k-1)/2，k2＝(k+1)/2；或者也可以令k1＝(k+1)/2，k2＝k-k1，或者k1＝(k-1)/2，k2＝k-k1。此时可以对较小的片段填充(padding)0或1，填充位置可以在信息头或者信息尾，使得k1＝k2，从而使得两个片段可以采用相同的速率匹配方式，译码后将对应填充位的填充比特去除。当然也可以不填充，两段各自独立的进行速率匹配。m1和m2分别为两个片段的编码的目标码长，m1和m2基本相同，m1和m2的确定方式有多种，例，m1＝ceil(m/2),m2＝m-m1，ceil表示向上取整。若m为偶数，m1＝m/2，m2＝m/2，或者|m1-m2|＝0；若m为奇数时，满足|m1-m2|＝1，确定方式有多种，例如可以令m1＝(m+1)/2，m2＝(m-1)/2，也可以令m1＝(m-1)/2，m2＝(m+1)/2亦可，或者也可以令m1＝(m+1)/2，m2＝m-m1，或者m1＝(m-1)/2，m2＝m-m1。polar码在满足分段条件时将待编码的信息比特序列分为p片段，可以是一次分为p段；也可以是一次分为p段，继续对片段判断是否满足分段条件，决定是否继续分段。具体分成几段以及是否对片段继续分段，可以根据实际应用进行灵活设计。在一些实施例中，也可以规定至多分为两段。polar码分段条件可以是如下形式：m≥msegthr＝f(r,k)或者m＞msegthr＝f(r,k)即分段条件的阈值msegthr与r和k其中的一个或者两个相关。如：或是其等价形式一个具体的例子可以是或者polar码分段条件也可以是如下形式：k≥ksegthr＝f(r,m)或者k＞ksegthr＝f(r,m)即分段条件的阈值ksegthr与r和m其中的一个或者两个相关。如：k≥e×r+f，一个具体的例子可以是k≥1000×r+160。以上公式中a，b，c，d，e，f为常数。也可以在以上形式上增加另一个条件，并取两者交集作为分段条件，如：或者其等价的形式，且k≥g。一个具体的例子可以是：或者且k≥360。或者分段条件也可以为：k≥max((e×r+f),g),一个具体的例子可以是k≥1000×r+160且k≥360。本申请涉及的分段条件中，“大于等于”(≥)若替换为“大于”，仍然适用。也就是说，分段条件可以为以下中的至少一个：所述编码参数为目标码长m，所述目标码长m大于第一阈值或所述目标码长大于等于第一阈值；或所述编码参数为待编码的信息比特序列长度k，所述待编码的信息比特序列长度k大于第二阈值或所述待编码的信息比特长度k大于等于第二阈值。所述第一阈值由码率r和待编码的信息比特序列长度k中的至少一个确定。例如，所述第一阈值msegthr通过以下任意一种方式确定：或所述第二阈值由码率r和目标码长k中的至少一个，例如，所述第二阈值ksegthr通过以下任意一种方式确定：ksegthr＝e×r+f，ksegthr＝g，或ksegthr＝max((e×r+f),g)；所述分段条件也可以通过所述编码参数m和k共同确定，例如，分段条件为：且k≥g；当然，该分段条件也可以为：且k＞g；其中，其中，a，b，c，d，e，f和g为常数，其中max为取最大值的函数。在一个实施例中，a，b，c，d，e，f和g的取值可以如下表1所示。表1abcdefg160100010001601000160360在一个实施例中，a，b，c，d，e，f和g的取值也可以如下表2所示，其中g可以是区间[300,360]之间的数值(含区间的两端)。表2在一个实施例中，a，b，c，d，e，f和g的取值也可以分别为如下表3所示区间之间的数值(含区间的两端)。表3步骤203、对p个片段分别进行polar编码，得到p个编码比特序列。对p个片段分别进行编码，得到p个编码比特序列，待编码的信息比特序列总长度为k，p个片段的信息比特长度分别为k1，k2，...，kp，其中k＝k1+k2,+...,+kp。具体的，对p个片段分别进行polar编码的目标码长分别为m1，m2，...，mp，其中m＝m1+m2,+...,+mp，m为对编码的信息比特序列进行编码的目标码长。对每个字段的编码及速率匹配方式参照现有的方式。具体地说，根据m1，m2，...，mp确定每个片段编码采用的母码长度n1，n2，...，np，并对每个片段分别进行polar编码。对每个mi，i＝1,2,...,p，当mi>ni时，采用母码码长ni对ki对应的片段进行polar编码，得到长度为ni的编码比特序列，则后续用采用重复的速率匹配方式。当mi<ni时，采用母码码长ni对ki对应的片段进行编码，得到长度为ni的编码序列，后续采用缩短或者打孔的速率匹配方案。确定母码码长n有多种方式，下面介绍三种：(1)若通信系统中规定有最大母码长度nmax，当m>nmax(或者m>＝nmax)时，确定采用重复的速率匹配方案，n＝nmax。当m<nmax(或者m<＝nmax)时，，确定采用缩短或者打孔的速率匹配方案，得到长度为m的编码比特序列，表示向上取整。(2)n优先选择适合采用重复速率匹配方案的值，即选取小于目标码长且满足码率小于(或者小于等于)码率门限rmin的n值。若未选取到满足条件的n值，则选取采用缩短或者打孔的n值，通常取值为码率门限可以设置为1/8，1/6或者1/4等。码率r可以通过两种方式计算，一个是r＝k/n，一个是r＝k/m。以r＝k/n为例，假设码率门限为1/4，m＝288，k＝40，满足k/n小于1/4的n值为256，则取n＝256。若k＝80，找不到小于等于256的2的整数次幂的n值能符合80/n小于等于1/4的n，则可以确定(3)n优先选择小于目标码长且满足m≤n*(1+δ)的值，否则选择其中表示向上取整。δ可以为常数，例如设置为1/8,1/4或3/8。δ也可以取与母码码率相关的值，δ＝function(r0)，r0＝k/n，k是信息块的长度，一般随着r0的增加递减。δ关于码率r的函数可以设计为：δ＝β*(1-r0)，β为预设的常数，例如β可以为1/2，3/8，1/4，1/8或1/16等。也即是说，δ是r1的线性函数，r0越大，δ越小，即允许重复比特数量越少。δ关于码率r的函数可以设计为：δ＝β*(1-r0)^2，β是常数，例如β可以为1/2。即δ是r0的两次函数，r0越大，δ越小，即允许重复比特数量越少。这三种方式，适用于对待编码的信息比特序列的母码长度选择，也适用于分段后的片段的母码长度选择。也可以从上述任意两种方式或三种方式确定的n值选择最小的值作为最终的n值。若n＝2n，在一个实施例中，n＝min{n1,n2,nmax}，其中n1,n2,nmax分别通过以下方式确定：nmax＝log2nmax。步骤203之后还可以进一步包括：204、对p个片段分别进行速率匹配。具体的，若每个片段的目标码长mi大于母码长度ni，则重复长度为ni的编码比特序列中的至少一部分比特，得到长度为mi的编码比特序列。若每个片段的目标码长mi小于等于母码长度ni，则采用打孔或缩短的速率匹配方案，删除打孔位置或者缩短位置的编码比特，得到长度为mi的编码比特序列。速率匹配之后得到的每段编码比特序列，需要进行级联后得到长度为m的编码比特序列。在polar编码后，除了速率匹配之外，还有交织的过程。级联可以在交织之前进行，也可以在交织之后进行。级联的方式可以顺序级联或者交替级联。为了保证高阶调制以及衰落信道下的性能，在速率匹配之后设计了信道交织器(上行信道或者下行信道)。为了提高分段polar码在衰落信道时译码的成功率，尤其是其中一个片段经历了深度衰落情况，可以在编码后使用交替级联的方式对两段polar码进行组合，这样保证了两个片段经历了近似相同的信道。在交替级联后，两个片段的调制比特可靠度相同，且能保持原有的交织深度。如图3和图4所示为分段编码过程示意图，以划分为2个片段(片段0、片段1)，k含crc长度为例。也就是说图3和图4所示的分段之前还可以包括附加crc的过程(图中未示出)。图3在速率匹配之后对两个片段分别进行交织，然后将两个片段进行级联，再通过信道传输。交织之后再级联不破坏现有交织器的性能。级联的方式可以是顺序级联或是交替级联。图4在速率匹配之后先对两个片段进行级联，然后再将级联后的序列进行交织，这种方式只需要一个交织器，实现简单。同样的，片段的级联方式可以是顺序级联或是交替级联。图3和图4中，k+和k-代表划分的两个片段(片段0和片段1)的长度，两个片段对应的目标码长可以记为m+和m-。这跟前面介绍的长度k1和k2，目标码长m1和m2是等价的，只是用不同的符号进行标记。实际应用中，也可以采用别的标记，例如k0和k1代表片段0和片段1的长度，m0和m1代表两个片段对应的目标码长。顺序级联表示片段0的各个比特和片段1的各个比特按顺序组合为一个序列。记编码及速率匹配后的片段0的比特为a0,a1,…,am0-1，编码及速率匹配后的片段1的比特为片段1为b0,b1,…,bm1-1，顺序级联后的比特为a0,a1,…,am0-1,b0,b1,…,bm1-1。交替级联表示片段0的比特和片段1的比特，按照预定的规则交替组合为一个序列。交替级联的规则可以有多种不同的方式。比特级交替级联(bitwiseinterlacingconcatenation)表示以比特为单位交替组合，如图18所示，比特级交替级联后的比特为a0,b0,a1,b1,…am0-1,bm1-1。记编码后各片段的比特为erk,r为片段序号，r＝0,…,p-1，p是划分的片段数，k＝0,…,e-1,e为片段r的比特数，则级联后的编码比特为fk,k＝0,…,g-1,g为级联后编码的比特数。比特级交替级联的实现方式可以用伪代码表示如下：若p＝2，即划分为两段，子段0表示为vk(0),子段1表示为vk(1),其中k＝0,...,m/2,级联后的编码比特表示为w，则比特级交替级联的实现方式可以用伪代码表示如下：w2k＝vk(0),k＝0,...,m/2w2k+1＝vk(1),k＝0,...,m/2交替级联的方式也可以与调制的阶数相关，例如，交替间隔可以为调制阶数，实现了调制符号级的交替级联。如果调制方式为bpsk，调制阶数为1，交替级联后的比特可以是a0,b0,a1,b1,…am0-1,bm1-1。如果调制方式为qpsk，调制阶数为2，每2个比特被调制成为一个符号。按照间隔为2个比特交替级联后的比特可以是a0,a1,b0,b1,…am0-2,am0-1,bm1-2,bm1-1，实现了单调制符号级的交替:sa0,sb0,sa2,sb2…，其中，sai代表片段0调制后的符号，sbi代表片段1调制后的符号。交替级联后的比特也可以是：a0,a1,a2,a3,b1,b2,b3,b4….am0-4,am0-3,am0-2,am0-1,bm1-4,bm1-3,bm1-2,bm1-1,实现了双调制符号级交替：sa0,sa1,sb0,sb1….等。还可以进行更多调制符号级的交替级联。如果调制方式为16qam，调制阶数为4，交替级联后的比特可以是a0,a1,a2,a3,b0,b1,b2,b3,…am0-4,am0-3,am0-2,am0-1,bm1-4,bm1-3,bm1-2,bm1-1。或是更多调制符号级的交替级联。如果调制方式为64qam，调制阶数为6，交替级联后的比特可以是a0,a1,a2,a3,a4,a5,b0,b1,b2,b3,b4,b5,…am0-6,am0-5,am0-4,am0-3,am0-2,am0-1,bm1-6,bm1-5,bm1-4,bm1-3,bm1-2,bm1-1。或是更多调制符号级的交替级联。本申请实施例的交替级联，可以通过行列交织器实现。步骤202的分段的动作并不一定是必须的，也可以是预先划分好的。因此本申请实施例的编码方法，也可以包括：获取待待编码的信息比特序列，所述待编码的信息比特序列包括p个子段，所述polar编码的编码参数满足预设的分段条件；对p个子段分别进行polar编码，得到p个编码比特序列；其中，p为大于1的整数。对p个编码比特序列的速率匹配、交织和级联的顺序与方法与前面介绍的相同。如图19所示，若编码参数不满足预设的分段条件，不进行分段编码，按照现有的方式确定母码长度n和对应的速率匹配方式，执行步骤207：采用母码长度n对待编码信息比特进行polar编码，并采用重复、打孔或缩短的速率匹配方案。如图5所示为本申请实施例提供的译码方法流程示意图，该方法包括：501、获取待译码比特对应的对数似然比llr序列。在译码端接收到编码端发送的编码比特序列，获取待译码比特对应的对数似然比llr序列。502、若编码参数满足预设的分段条件，将所述llr序列进行解级联，得到p个片段的llr序列。与编码端相应的，若编码端采用分段编码，则译码端采用分段译码方法。解级联即是按照跟编码端相反的方式，将llr序列分成p个片段，p为大于等于2的整数；p个片段长度分别为m1，m2，...，mp，其中m＝m1+m2,+...,+mp。若编码端采用了速率匹配方式，则译码方法中还可以包括解速率匹配，参见步骤503。503、对步骤502划分的p个片段分别进行解速率匹配。具体的，分别确定每个片段的母码长度分别n1，n2，...，np。按照约定的规则确定各片段母码码长n及对应的速率匹配方式，具体方法与编码端一致，可以参考流程中步骤202所介绍的三种方式。对每个mi，i＝1,2,...,p，当mi>ni时，确定发送端采用的是重复的方式进行速率匹配，则将重复位置的llr进行合并，得到速率匹配后的长度为ni的llr序列。当mi≤ni时，确定发送端采用的是缩短或打孔的方式进行速率匹配，将缩短或者打孔位置的llr进行恢复(设为约定的固定值)，得到速率匹配后的长度为ni的llr序列。504、对p个片段分别进行串行抵消列表(successivecancellationlist，scl)译码，分别得到p个片段的译码结果。具体的，根据速率匹配后的p个片段的llr进行scl译码，得到p个译码结果。505、合并步骤305得到的p个片段的译码结果，输出最终的译码比特序列。可选的，步骤502划分成p个片段之后，还可以将p个片段中编码参数满足预设的条件进一步划分成p个片段后再分别进行速率匹配和译码，得到p个片段的译码结果并进行合并。本申请实施例涉及的编码方法和解码方法，p个片段可以是均匀的片段，例如待编码比特序列的总长度为k，则每个片段的长度为k/p，相应的每个片段的目标码长也为m/p，若不能除尽则略作调整，具体与编码端相应。根据不同类型的polar编码方法，待编码的信息比特序列可能仅包含待编码的信息比特序列，也可能包括信息块和crc比特。若编码端有交织的过程，则解码端也有解交织的过程。解级联(de-concatenation)和解交织的过程和顺序与编码端相反。在一个例子中，如图6，以ca-scl译码、p＝2为例为例，对llr序列先进行解级联，得到两个片段，然后对再两个片段分别进行解交织。可选的，解交织之后还进行解速率匹配(图中未示出)，然后分别对两个片段进行scl译码，各输出一条片段的译码结果(候选列表)，将两条个段的译码结果合并，对合并的译码结果进行crc校验，得到最终译码结果。如图7所示，则是先进行解交织，之后对解交织的llr序列进行解级联，得到两个片段。可选的，解级联之后还进行解速率匹配(图中未示出)，然后对两个片段分别进行scl译码，各输出一条片段的译码结果(候选列表)，将两个片段的译码结果合并，对合并的译码结果进行crc校验，得到最终译码结果。解级联是级联的逆过程，具体参考编码方法介绍的内容。本申请在描述“若m大于母码长度n”时，作为一种等价的方式，也可以表示为“若大于母码长度n”，因为母码长度为2的整数次幂，所以从效果上来看，“大于母码长度n”必然能得出“m大于母码长度n”，反之若“m大于母码长度n”，也必然能得出“大于母码长度n”，其中表示向上取整。图8是ca-polar编码和分段ca-polar编码在不同码率下的译码性能对比示意图。。图8中实线是采用分段ca-polar编码的译码性能，虚线是采用普通ca-polar编码的译码性能。图8中，纵轴方向上，越靠近横轴的曲线，码率r值越低。可以看出，在相同码率下，分段编码的译码性能优于普通ca-polar编码的译码性能。仿真结果的参数表4所示。表4仿真参数(simulationparameters)本申请实施例所说的打孔包括准均匀打孔(quasi-uniformpuncture，简称qup)。首先确定母码长度为大于等于目标码长的2的整数次幂，然后根据母码长度和目标码长确定打孔模式(打孔位置)。打孔模式可以通过二进制序列(00…011…1)表示，其中，确定“0”表示打孔位置，“1”表示未打孔位置。将打孔位置对应的信道容量设为0(或者错误概率设置为1或信噪比snr设置为无穷小)，利用密度进化、高斯近似或者线性拟合的方法计算极化信道的可靠度并排序，确定信息比特和固定比特(冻结比特)位置。编码端将编码后处于打孔位置的比特删除得到polar码。本申请所说的缩短(shorten)polar码的方案，确定母码长度为大于等于目标码长的2的整数次幂。缩短(shorten)位置的编码比特只与固定比特有关。过程包括：根据母码计算极化信道的可靠度，然后确定shorten位置，对应的极化信道放置固定比特，从余下的极化信道中根据可靠度确定信息比特和冻结比特(固定比特)位置，将编码后处于缩短位置的比特删除得到polar码，实现速率匹配。基于shorten的编码和速率匹配方案，由于不需要根据缩短位置重新计算极化信道的可靠度，只是将缩短位置对应的极化信道放置固定比特，大大降低polar码的构造复杂度。图11所示为本申请提供的一种编码装置900的结构示意图，编码装置900包括：获取单元901，用于获取待编码的信息比特序列；分段单元902，用于若编码参数满足预设的分段条件，将所述待编码的信息比特序列划分为p个片段，其中，p为大于1的整数。分段条件以及分段方式参见本申请编码方法中描述的内容。编码单元903，用于对p个片段分别进行polar编码，得到p个编码比特序列。其中，编码装置中可以有p个编码单元903，用于并行的对p个片段分别进行编码，如图3图4所示的包括有两个polar编码单元。也可以用一个编码单元903依次分别对p个片段进行编码。可选的，编码装置900还包括速率匹配单元904，用于对p个编码结果分别进行速率匹配，得到p个长度分别为片段的目标码长的编码比特序列；其中，编码装置中可以有p个速率匹配单元904，用于并行的对p个片段分别进行速率匹配，如图3图4所示的包括有两个速率匹配单元。也可以用一个速率匹配单元依次分别对p个片段进行速率匹配。可选的，编码装置900还包括交织单元905和级联单元906。如图3、图4所示的，交织和级联可能会有顺序上的不同。根据顺序上的不同，交织单元905和级联单元906的配置也会有不同。以图3为例，先交织再级联，则交织单元905用于对速率匹配后的p个片段分别进行交织。编码装置900可以包括一个交织单元905用于依次对p个片段分别进行交织，也可以包括p个交织单元905，分别用于对p个片段并行交织。级联单元用于对交织后的p个片段进行级联，级联的方式可以顺序级联或者交替级联，具体的级联方法与前面介绍的编码方法中介绍的相同。以图4为例，先级联再交织，则级联单元906用于对速率匹配后的p个片段进行级联，级联的方式可以顺序级联或者交替级联，具体的级联方法与前面介绍的编码方法中介绍的相同。交织单元905用于对级联后的编码序列进行交织，此种情况下只需要一个交织单元905即可。分段单元902并不是必须的，编码装置900也可以包括：获取单元901，用于获取待待编码的信息比特序列，所述待编码的信息比特序列包括p个子段，所述polar编码的编码参数满足预设的分段条件；编码单元903，用于对p个子段分别进行polar编码，得到p个编码比特序列；其中，p为大于1的整数。对p个编码比特序列的速率匹配、交织和级联的顺序与方法与前面介绍的相同。图10所示为本申请提供的另外一种编码装置1000的结构示意图，编码装置1000包括：存储器1001，用于存储程序；处理器1002，用于执行所述存储器1001存储的所述程序，当所述程序被执行时，获取待编码的信息比特序列；若编码参数满足预设的分段条件，将所述待编码的信息比特序列划分为p个片段；对p个片段分别进行polar编码，得到p个编码比特序列；其中，p为大于1的整数。分段的动作是可选的，因此，处理器1002单元可以用于执行所述存储器1001存储的所述程序，当所述程序被执行时，获取待编码的信息比特序列，所述待编码的信息比特序列包括p个子段，所述polar编码的编码参数满足预设的分段条件；对p个片段分别进行polar编码，得到p个编码比特序列；其中，p为大于1的整数。可选的，所述处理器1002还用于，对p个编码比特序列分别进行速率匹配，对速率匹配后的p个片段分别进行交织，将交织后的p片段进行级联。或者，所述处理器1002还用于，对p个编码比特序列分别进行速率匹配，对速率匹配后的p个片段进行级联，将级联后的比特序列进行交织。图10的编码装置还可以进一步包括发送器(图中未示出)，用于发送处理器得到的编码比特序列。图11所示为本申请提供的另外一种编码装置1100的结构示意图，编码装置1100包括：至少一个输入端1101，用于接收待编码的信息比特序列；信号处理器1102，用于获取待编码的信息比特序列；若编码参数满足预设的分段条件，将所述待编码的信息比特序列划分为p个片段；对p个片段分别进行polar编码，得到p个编码比特序列；其中，p为大于1的整数；至少一个输出端1103，用于输出信号处理器得到的p个编码比特序列。分段的动作是可选的，因此，信号处理器1002单元可以用于获取待编码的信息比特序列，所述待编码的信息比特序列包括p个子段，所述polar编码的编码参数满足预设的分段条件；对p个片段分别进行polar编码，得到p个编码比特序列；其中，p为大于1的整数。可选的，所述信号处理器1302还用于，对p个编码比特序列分别进行速率匹配，对速率匹配后的p个片段分别进行交织，将交织后的p片段进行级联。或者，所述信号处理器1302还用于，或对p个编码比特序列分别进行速率匹配，对速率匹配后的p个片段进行级联，将级联后的比特序列进行交织。图11的编码装置还可以进一步包括发送器(图中未示出)，用于发送至少一个输出端输出的长度为m的编码比特序列。本申请图9-图11的编码装置可以是任何具有无线通信功能的设备，例如接入点、站点、用户设备、基站等。编码装置中各个部件所执行的功能及其具体的执行方法可以参考编码方法实施例的相关内容，此处不再重复描述。图12所示为本申请提供的一种译码装置1200的结构示意图，译码装置1200包括：获取单元1201，用于获取待译码比特对应的对数似然比llr序列；解级联单元，用于若编码参数满足预设的分段条件，将所述llr序列进行解级联，得到p个片段的llr序列，其中，p为大于1的整数；译码单元1205，用于对p个片段的llr序列分别进行scl译码，得到p个片段的译码结果。译码装置1200可以有p个译码单元1205，用于对p个片段的llr序列分别并行进行scl译码。也可以只有一个译码单元1205，用于对p个片段的llr序列依次分别进行scl译码。合并单元1206，用于合并译码单元1205得到的p个片段的译码结果，输出译码比特序列。可选的，还包括解交织单元1203和解速率匹配单元1204。与编码端相应的，解交织与解级联顺序上可以不同。以图6为例，对llr序列先进行解级联，而后进行解交织。则解交织单元1203用于对解级联后的p个片段的llr序列分别进行解交织，解速率匹配单元1204用于对解交织后的p个片段分别进行解速率匹配。译码装置1200可以包括一个解交织单元1203，依次对p个片段的llr序列分别进行解交织，也可以包括p个解交织单元，用于对p个片段的llr序列并行地分别解交织。译码装置1200可以包括一个解速率匹配单元1204，依次对p个片段的llr序列分别进行解速率匹配，也可以包括p个解速率匹配单元，用于对p个片段的llr序列分别并行地进行解速率匹配。以图7为例，对llr序列先进行解交织，而后进行解级联。则解交织单元1203用于获取的llr序列进行解交织，此种情况下只需要一个解交织单元1203即可。解级联单元用于对解交织后的llr序列进行解级联。图13所示为本申请提供的一种译码装置1300的结构示意图，译码装置1300包括：存储器1301，用于存储程序；处理器1302，用于执行所述存储器存储的所述程序，当所述程序被执行时，获取待译码比特对应的对数似然比llr序列；若编码参数满足预设的分段条件，将所述llr序列进行解级联，得到p个片段的llr序列；对p个片段的llr序列分别进行scl译码，得到p个片段的译码结果；合并p个片段的译码结果，输出译码比特序列；其中，p为大于1的整数。可选的，处理器1302还用于，对解级联后得到p个片段的llr序列进行解交织，对解交织后的p个片段进行解速率匹配；对解速率匹配后的p个片段的llr序列分别进行scl译码，得到p个片段的译码结果；合并p个片段的译码结果，输出译码比特序列；其中，p为大于1的整数。或者，处理器1302还用于，对获取的llr序列进行解交织，对解交织得到的llr序列进行解级联，对解级联后得到的p个片段进行解速率匹配；对解速率匹配后的p个片段的llr序列分别进行scl译码，得到p个片段的译码结果；合并p个片段的译码结果，输出译码比特序列；其中，p为大于1的整数。图14所示为本申请提供的一种译码装置1400的结构示意图，译码装置1400包括：至少一个输入端1401，用于接收待译码比特对应的对数似然比llr；信号处理器1402，用于获取待译码比特对应的对数似然比llr序列；若编码参数满足预设的分段条件，将所述llr序列进行解级联，得到p个片段的llr序列；对p个片段的llr序列分别进行scl译码，得到p个片段的译码结果；合并p个片段的译码结果，输出译码比特序列；其中，p为大于1的整数。至少一个输出端1403，用于输出信号处理器得到的译码比特序列。可选的，信号处理器1402用于，对解级联后得到p个片段的llr序列进行解交织，对解交织后的p个片段进行解速率匹配；对解速率匹配后的p个片段的llr序列分别进行scl译码。或者信号处理器1402用于，编码参数满足预设的分段条件，在解级联之前，对获取的llr序列进行解交织，对解交织后的llr序列进行解级联，对解交织后的p个片段进行解速率匹配；对解速率匹配后的p个片段的llr序列分别进行scl译码。本申请图12-图14的译码装置可以是任何具有无线通信功能的设备，例如接入点、站点、用户设备、终端、基站等。译码装置中各个部件所执行的功能及其具体的执行方法可以参考图3-6、图8-10及其实施例中的相关部分，此处不再重复描述。许多情况下，通信系统中的通信装置同时具有收发功能，既能作为发送端给接收端发送信息，又能作为接收端接收发送端发送的信息。因此该通信装置具有编码功能，也有解码功能。该通信装置可配置成通用处理系统，例如通称为芯片，该通用处理系统包括:提供处理器功能的一个或多个微处理器；以及提供存储介质的至少一部分的外部存储器，所有这些都可以通过外部总线体系结构与其它支持电路连接在一起。通信装置可以包括具有处理器、总线接口、用户接口的asic(专用集成电路)；以及集成在单个芯片中的存储介质的至少一部分。或者，通信装置由一个或多个fpga(现场可编程门阵列)、pld(可编程逻辑器件)、控制器、状态机、门逻辑、分立硬件部件、任何其它适合的电路、或者能够执行本申请通篇所描述的各种功能的电路的任意组合。图15为本申请实施例所适用的无线通信系统。该无线通信系统中可以包括至少一个网络设备，该网络设备与一个或多个终端设备进行通信。该网络设备可以是基站，也可以是基站与基站控制器集成后的设备，还可以是具有类似通信功能的其它设备。本申请实施例提及的无线通信系统包括但不限于：窄带物联网系统(narrowband-internetofthings，nb-iot)、长期演进系统(longtermevolution，lte)、下一代5g移动通信系统的三大应用场景，即增强移动带宽(enhancemobilebroadband，embb)，高可靠性低延迟通信(ultrareliablelowlatencycommunication，urllc)和增强海量机器连接通信(massivemachinetypecommunication，emtc)或者将来出现的新的通信系统。本申请实施例中所涉及到的终端设备可以包括各种具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其它处理设备。终端可以是移动台(mobilestation，ms)、用户单元(subscriberunit)、蜂窝电话(cellularphone)、智能电话(smartphone)、无线数据卡、个人数字助理(personaldigitalassistant，pda)电脑、平板型电脑、无线调制解调器(modem)、手持设备(handset)、膝上型电脑(laptopcomputer)、机器类型通信(machinetypecommunication，mtc)终端等。图15中的网络设备与终端之间采用无线技术进行通信。当网络设备发送信号时，其为发送设备，当网络设备接收信号时，其为接收设备。终端也是一样的，当终端发送信号时，其为发送设备，当终端接收信号时，其为接收设备。图15的网络设备和终端设备均属于本申请所说的通信装置，作为发送设备具有编码功能，能执行本申请的编码方法；作为接收设备，有译码功能，能执行本申请的译码方法。图16为本申请实施例所提供的一种通信装置1600的结构示意图(例如接入点、基站、站点或者终端等通信装置)。如图16所示，通信装置1600，可以由总线1601作一般性的总线体系结构来实现。根据通信装置1600的具体应用和整体设计约束条件，总线1601可以包括任意数量的互连总线和桥接。总线1601将各种电路连接在一起，这些电路包括处理器1602、存储介质1603和总线接口1604。存储介质用于存储操作系统以及待发送的数据、接收的数据。可选的，通信装置1600使用总线接口1604将网络适配器1605等经由总线1601连接。网络适配器1605可用于实现无线通信网络中物理层的信号处理功能，并通过天线1607实现射频信号的发送和接收。用户接口1606可以连接各种用户输入设备，例如：键盘、显示器、鼠标或者操纵杆等。总线1601还可以连接各种其它电路，如定时源、外围设备、电压调节器或者功率管理电路等，这些电路是本领域所熟知的，因此不再详述。其中，处理器1602负责管理总线和一般处理(包括执行存储在存储介质1203上的软件)。处理器1602可以使用一个或多个通用处理器和/或专用处理器来实现。处理器的例子包括微处理器、微控制器、dsp处理器和能够执行软件的其它电路。应当将软件广义地解释为表示指令、数据或其任意组合，而不论是将其称作为软件、固件、中间件、微代码、硬件描述语言还是其它。在图16存储介质1603被示为与处理器1602分离，然而，本领域技术人员很容易明白，存储介质1603或其任意部分可位于通信装置1600之外。举例来说，存储介质1603可以包括传输线、用数据调制的载波波形、和/或与无线节点分离开的计算机制品，这些介质均可以由处理器1602通过总线接口1604来访问。可替换地，存储介质1603或其任意部分可以集成到处理器1602中，例如，可以是高速缓存和/或通用寄存器。处理器1602可以用于执行图10和13中处理器1002和处理器1302的功能。处理器1602可执行本申请描述的编码方法和译码方法，在此不再对处理器1602的执行过程进行赘述。当该通信设备是终端时，参见图17所示，图17为终端设备800的结构示意图。该终端800包括处理装置804，可以用于执行本申请实施例所述的编码方法和/或译码方法。该终端800还可以包括电源812、用于给终端中的各种器件或电路提供电源。该终端还可以可以包括天线810，用于将收发器输出的上行数据通过无线信号发送出去，或者将收到的无线信号输出给收发器。除此之外，为了使得终端的功能更加完善，该终端还可以包括输入单元814，显示单元816，音频电路818，摄像头820和传感器822等中的一个或多个，所述音频电路可以包括扬声器8182，麦克风8184等。本申请实施例所说的串行抵消列表scl译码算法，包括其他按顺序译码、提供多条候选路径的类似scl的译码算法或者对scl译码算法的改进算法。本申请实施例所说的编码装置或译码装置，在实际使用中可能是分别独立的设备；也可能是集成在一起的设备，用于待发送信息进行编码后发送，或者对接收到的信息进行译码。本申请实施例描述的各示例的单元及方法过程，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能。在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个单元或组件可以结合或者可以集成到另一个系统。方法中的一些步骤可以忽略，或不执行。此外，各个单元相互之间的耦合或直接耦合或通信连接可以是通过一些接口实现，这些接口可以是电性、机械或其它的形式。作为分离部件说明的单元可以是或者也可以不是物理上分开的，既可以位于一个地方，也可以分布到多个网络单元上。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者通过所述计算机可读存储介质进行传输。所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(dsl))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心、等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带、u盘、rom、ram等)、光介质(例如，cd、dvd等)、或者半导体介质(例如固态硬盘solidstatedisk(ssd))等。以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12