一种针对固定信息长度的ldpc编译码系统平台的制作方法
【技术领域】
[0001] 本发明是关于一种编译码系统平台，特别是关于一种针对固定信息长度的 LDPC(Low Density Parity Check Code，低密度奇偶校验码）编译码系统平台。
【背景技术】
[0002] 目前，有许多针对LDPC (Low Density Parity Check Code，低密度奇偶校验码） 的编码器和译码器的设计，但是在系统平台的层面上将两者进行一体化架构的实现方案较 少，在系统平台通常将编码器和译码器分成两支路进行设计，分开两路设计将会增加系统 的冗余度，造成系统资源的浪费。如在轨运行的卫星星座系统，其姿态轨道信息的相互传递 需要编译码器平台的支撑，编码器和译码器两支路分别进行设计将增加卫星的质量，也会 增加相应的发射成本、运营成本。若能根据信息通信方向自动识别编码还是译码进行方案 设计，则可在单个子系统（如某颗卫星）中处理多个子系统（其他卫星）的信息（如姿态 信息、轨道信息等），进行子系统之间的操作，以便卫星之间进行协同控制，方便卫星编队问 题。
[0003] LDPC是1962年Robert Gallager提出的稀疏校验码，是目前纠错性能最强的 校验码，已经广泛应用于通信和存储领域。现在很多标准中都用到了 LDPC校验码，例如 新一代卫星数字视频广播标准DVB_S2、无线城域网标准IEEE802. 160E、无线局域网标准 IEEE802. Iln等（采用某一标准时，针对指定LDPC码长和码率的问题即是针对固定信息长 度的LDPC问题）。然而针对LDPC存在的主要技术问题是：编码复杂度及时间复杂度高，这 些问题在一定程度上制约LDPC技术的应用。
【发明内容】
[0004] 针对上述问题，本发明的目的是提供一种根据信息通信方向自动识别进行编码或 译码的针对固定信息长度的LDPC编译码系统平台，该系统平台包括若干子系统，每一子系 统可以根据数据通信方向自动实现编译码器配置，且编码器将96位循环移位器划分为7 级，形成分级并行流水线结构，实现LDPC编译码高效并行处理。
[0005] 为实现上述目的，本发明采取以下技术方案：一种针对固定信息长度的LDPC编译 码系统平台，其中固定信息长度为1152bits，它包含若干子系统，其特征在于：每一所述子 系统包括一第一选择器、一上位机、一无线接收装置、一处理器、一 FPGA编译码器、一第二 选择器和一无线发射装置；其中FPGA编译码器包括判断单元、编码器和译码器；所述第一 选择器根据所接收的指令判断该指令来自所述上位机还是所述无线接收装置，并将该指令 和判断结果通过所述处理器发送给所述FPGA编译码器；所述FPGA编译码器中的所述判断 单元根据判断结果为该指令进行编码或者译码，并将编码结果或者译码结果发送给所述第 二选择器；所述第二选择器根据编码结果或者译码结果判断是来自所述编码器还是所述译 码器：若来自所述编码器，则将编码结果发送给所述无线发射装置，所述无线发射装置将该 编码结果发送给作为目标的所述子系统，完成编码指令的发送；若来自所述译码器，则将该 译码结果发送给所述上位机，完成译码指令的接收。
[0006] 所述第一选择器和所述第二选择器采用数据选择器。
[0007] 所述编码器包括LDPC编码器包括第一数据通路转换模块、第一 RAM缓存模块、第 一 ROM模块、乘法器模块、前向置换模块、Pl缓存模块、P2缓存模块和码字串口缓存模块； 其中，所述乘法器模块包括tl乘法器、t2乘法器、t4乘法器和t5乘法器，且所述tl乘法 器为左乘分块矩阵C，所述t2乘法器为左乘分块矩阵A，所述t4乘法器为左乘分块E矩阵， 所述t5乘法器为左乘分块B矩阵；所述前向置换模块包括t3前向置换机构和t5前向置 换机构，均为左乘分块矩阵Γ 1;所述Pl缓存模块内置piT= -(-ErtuT+CuT);所述P2缓存 模块内置p2T= -CT1AuVT1BpIt);所述第一数据通路转换模块将所述处理器传送指令中的 信息位u转换成所述第一 RAM缓存模块中需要的格式，并存入到所述第一 RAM缓存模块，经 过所述第一 RAM缓存模块将uT先保存到所述码字串口缓存模块；所述tl乘法器将所述第 一 RAM缓存模块中的信息位uT与所述第一 ROM模块中的矩阵C相乘得到Cu τ，然后将CuM专 送给所述Pl缓存模块；所述t2乘法器将所述第一 RAM缓存模块中的信息位uT与所述第一 ROM模块中的矩阵A相乘得到Aut，并将Aut传送给所述t3前向置换机构，经过前置后得到 T1Aut，一方面将T1Aut传送给所述P2缓存模块，另一方面将其经过所述t4乘法器处理得 到ET- 1Aut，并将ET-1Aut传送给所述Pl缓存模块；将所述Pl缓存模块中的Cu ^卩ET -1Aut，按 照公式plT= -(-ErtUT+CUT)计算plT，并将pl T-方面传送给所述t5乘法器，另一方面将 plT#入所述码字串口缓存模块；Pl tS过所述t5乘法器处理得到Bplτ，并将BplMf送给所 述t5前向置换机构；经过所述t5前向置换机构处理后得到 iT1BpIt, iT1BpIt传送给所述Ρ2 缓存模块；将所述P2缓存模块中的「^和T照公式p2 T= -CtiAuVT1BpIt)计算 p2T，并将p2T存入所述码字串口缓存模块528 ;所述码字串口缓存模块中有uT，pllP ρ2 τ，形 成码字X，完成编码。
[0008] 所述LDPC译码器包括第二数据通路转换模块、RAM缓存模块、校验乘法器、第二 ROM模块、零矢量判断模块、串口缓存模块和译码错误判断模块；其中，所述译码错误判断 模块包括迭代数判断机构、误码码元检测机构和码元纠错机构，且所述迭代数判断机构内 置译码的最大迭代次数；所述第二ROM模块内置校验矩阵H ;所述第二数据通路转换模块将 所述处理器传送指令中的码字X转换成所述第二RAM缓存模块中需要的格式，并存入到所 述第二RAM缓存模块；所述第二RAM缓存模块将码字X传送给所述校验乘法器，同时所述 第二ROM模块中存储的校验矩阵H传送给所述校验乘法器；所述校验乘法器对码字X进行 比特节点赋值，利用校验方程计算每个比特的校验和，并将其传递给所述零矢量判断模块 进行判断：若每个比特的校验和都为，则停止译码，并通过所述串口缓存模块将译码结果输 出，译码成功；若不是所有的校验和都为，则传送给所述译码错误判断模块；所述译码错误 判断模块中的所述迭代数判断机构判断此时的译码次数是否大于最大迭代次数；若大于最 大迭代次数，则输出译码错误标志；否则传送给所述误码码元检测机构；在所述误码码元 检测机构中计算每一个比特对应的不满足的校验方程的个数，并将结果传递给所述码元纠 错机构；在所述码元纠错机构中将在所述误码码元检测机构中计算结果中个数最大的对应 的比特放入集合Ω，翻转集合Ω中的所有比特，之后将翻转后的结果再次传送给所述校验 乘法器进行校验，直到达到最大译码迭代次数或者所有的校验方程均被满足，完成译码。
[0009] 本发明由于采取以上技术方案，其具有以下优点：1、本发明包含若干子系统，每一 子系统包括一第一选择器、一上位机、一无线接收装置、一处理器、一 FPGA编译码器、一第 二选择器和一无线发射装置；其中FPGA编译码器包括判断单元、编码器和译码器；第一选 择器根据所接收的指令判断该指令来自上位机还是无线接收装置，并将该指令和判断结果 通过处理器发送给FPGA编译码器；FPGA编译码器中的判断单元根据判断结果为该指令进 行编码或者译码，并将编码结果或者译码结果发送给第二选择器；第二选择器根据编码结 果或者译码结果判断是来自编码器还是译码器：若来自编码器，则将编码结果发送给无线 发射装置，无线发射装置将该编码结果发送给作为目标的子系统，完成编码指令的发送；若 来自译码器，则将该译码结果发送给上位机，完成译码指令的接收。本发明由于采用以上设 置，实现根据数据通信方向自动实现编译码器配置，进而减少子系统的冗余度，避免子系统 资源的浪费，从而实现减少本发明冗余度和资源消耗。2、本发明的LDPC编码器的乘法器模 块包括tl乘法器、t2乘法器、t4乘法器和t5乘法器；每一乘法器为左乘校验矩阵H中的 分块矩阵，而由于校验矩阵H中每个元素的特殊性，乘法运算（左乘）可以转换成左（右） 循环移位和模二运算。其中，循环移位运算采用96位循环移位器，即表示每一乘法器：tl 乘法器、t2乘法器、t4乘法器和t5乘法器中均包含96位循环移位器，每一乘法器采用两 个时钟周期来完成移位运算，96位最多需要循环移位7级即可以完成，从而形成分级并行 流水线结构，实现LDPC编译码高效并行处理，从而解决了编码复杂度及时间复杂度高的问 题。鉴于以上理由，本发明可以广泛应用于移动通信、空间通信等领域。
【附图说明】
[0010] 图1本发明的整体结构示意图
[0011] 图2本发明的LDPC编码器结构示意图
[0012] 图3本发明的LDPC译码器结构示意图
[0013] 图4空间飞行器姿态控制系统半实物仿真实验平台
【具体实施方式】
[0014] 下面结合附图和实施例对本发明进行详细的描述。
[0015] 如图1所不，本发明包括若干子系统，每一子系统包括一第一选择器1、一上位机 2、一无线接收装置3、一处理器4、一 FPGA编译码器5、一第二选择器6和一无线发射装置7 ; 其中FPGA编译码器5包括判断单元51 (图中未示出）、LDPC编码器52和LDPC译码器53。
[0016] 其中，第一选择器1的输入端分别电连接上位机2和无线接收装置3,输出端电连 接处理器4的输入端。处理器4的输出端通过SPI总线连接FPGA编译码器5的输入端。 FPGA编译码器5的输出端电连接第二选择器6的输入端；第二选择器6的输出端分别电连 接上位机2和无线发射装置7 ;无线发射装置7无线连接其他子系统的无线接收装置3。