一种基于FDD-LTE系统的同步方法与流程

本发明涉及一种基于fdd-lte(频分双工lte)系统的同步方法。lte是由3gpp组织提出的无线通信标准，采用ofdm、mimo等先进的无线传输技术。lte具有峰值速率高、用户延迟小、频谱利用率高、覆盖范围广等优点，在军工和民用方面应用广泛。fdd-lte是lte标准下的一种模式。

背景技术：

lte系统采用ofdm(频分多址)作为多址技术，并且大量采用mimo(多输入多输出)和自适应技术，提高了小区容量的同时，也降低了系统延迟，并且很大程度上提高了峰值速率和系统性能。与tdd-lte系统相比，fdd-lte系统上行和下行采用不同频段收发数据，具有更好的稳定性。

当接收机终端设备启动后，首先要进行的就是同步过程，它是无线通信的基础。根据lte标准，数据是以帧结构的形式进行收发的，时间同步就是寻找到数据帧的帧头和ofdm符号第一个数据的开头。同时ofdm技术对频率偏移十分敏感，频率同步就是对信号进行运算分析，提取出频率偏移量并对数据进行补偿。同步过程需要进行主同步信号检测和辅同步信号检测，前人对主同步信号检测提出了基于自相关和互相关的算法，并有分段相关的改进；对辅同步信号检测提出1bit量化的改进。本发明基于这些理论和方法，做出了进一步改进。

本发明实现的基于fdd-lte系统的同步方法，主同步信号检测采用时域互相关算法，同时利用检测到的主同步信号进行频偏估计与补偿，辅同步检测采用量化和奇偶序列分离相结合的算法，能够快速准确实现时间和频率上的同步。同时在实现过程中，使用16倍延时降采样、二叉树流水线结构、状态机分解等技术，简化了计算过程。

技术实现要素：

本发明的目的在于，提供一种基于fdd-lte系统的同步方法，通过对主同步信号和辅同步信号进行检测，能够实现发送端和接收端时间与频率的同步。具有建立同步时间短、准确度高、复杂度低、易于硬件实现等特点。

本发明是采用以下技术手段实现的：

1.一种基于fdd-lte系统的同步方法，该方法由滤波、主同步信号检测、频偏估计与补偿、辅同步信号检测、计算数据帧头五部分组成，其具体实现如下：

1.1在matlab中计算出主同步信号的时域数据，经16倍降采样后存入fpga中；滤波后的两路i、q数据，进行延时与16倍降采样，再与本地存储的64点主同步序列进行互相关计算，完成复数乘法、累加、求幅值等操作，得到一组互相关序列，并计算出序列峰值，进而判断出主同步信号所在位置；

1.2利用上述过程中得到的主同步信号进行频偏估计，将接收到的主同步序列与本地序列进行共轭相乘，得到新的序列；新序列前32点数据与后32点数据再进行共轭相乘与累加，提取出频率偏移；根据频率偏移对接收到的辅同步信号进行补偿，使辅同步检测更加精确；

1.3根据1.2中所得主同步信号位置，推算出辅同步信号的位置，将辅同步信号变换到频域得到62点数据；根据生成公式，在本地存储所需扰码序列；使用扰码序列对偶序列解扰，得到新的序列，再将新序列与本地参考序列进行互相关，计算出最大值的下标i0；根据得到的i0生成扰码序列对辅同步奇序列进行解扰，再将新序列与本地参考序列进行互相关，计算出最大值的下标i1；通过比较i0与i1的大小，确定出辅同步信号所在时隙；

1.4完成主辅同步信号检测后，根据帧结构计算出下一帧的帧头，以保证输出为完整的数据帧，实现系统的同步。

2.前述1.2中，通过对主同步检测算法以及对pfga硬件特性进行分析，进一步描述如下：

2.1对接收到的数据进行16倍延时降采样，相对于直接进行降采样，每一个数据都会参与计算；

2.2互相关运算采用二叉树流水线处理结构；

2.3互相关序列峰值检测时，采用阈值和遍历最大值相结合的方法；

3.前述1.3中，共轭相乘与累加，同样采用基于二叉树流水线的处理结构，计算三角函数值时，使用cordicip核，用迭代的方式解三角方程；

4.前述1.4中，根据辅同步信号的生成公式对辅同步序列进行1bit量化，同时对偶序列和奇序列分开检测，整个检测过程使用状态机控制。

本发明一种基于fdd-lte系统的同步方法，其优势在于：

1.首先使用滤波器对接收到的数据进行滤波，去除掉与检测无关的数据；主同步检测中的延时降采样和峰值检测方法，大大减少了运算次数；辅同步检测中的1bit量化和奇偶序列分离检测方法，节约空间的同时避免了复数乘法。整个同步过程中对算法进行了精简与优化，快速准确。

2.本发明方法更加注重硬件实现方面的简化。使用状态机分解技术，状态机分为不同等级，高级别的状态机负责对低级别状态机进行控制，完成任务的切换，低级别状态机负责基本的计算和逻辑实现，使得整个过程清晰明了；使用二叉树流水线结构，充分发挥fpga硬件资源的优势，减少时延；使用缓存模块，防止链路阻塞时的数据丢失。

附图说明

图1为同步方案流程；

图2为滤波器输入输出引脚图；

图3为主同步信号检测框图；

图4二叉树流水线处理结构；

图5为频偏估计与补偿整体框图；

图6为辅同步信号检测状态流程图；

图7为计算数据帧头程序流程图；

具体实施方式

以下结合说明书附图对本发明的实施做进一步的说明：

图1是同步方案流程图。同步信号只占用频带中间的1.08mhz带宽，首先要通过低通滤波器进行滤波，提取出需要的数据；主同步信号使用zc序列在频域生成，zc序列具有优良的自相关和互相关特性，并且zc序列经过fft或者ifft之后仍然是zc序列，对其检测采用时域互相关算法；由于上述步骤可以检测到接收端的主同步信号，所以频偏估计基于主同步信号，经过计算得出频偏值，并对数据进行补偿；根据辅同步信号生成公式可知辅同步序列仅有0和1组成，所以对辅同步序列进行1比特量化，再进行检测。

图2是滤波器框图。同步信号占用频带中间的部分，在零频左右各占一半，所以需要设计一个低通滤波器，来滤除掉其他不需要的数据。同步序列共62个数据，零频左右各占31个子载波，子载波间隔为15khz，所以需要保留15×31＝465khz内的数据，即截止频率为465khz。首先打开matlab中的fdatool工具，设置滤波器参数，选择低通滤波器、窗函数法、矩形窗，采样频率为15.36mhz。设计完成后，系统自动生成滤波器特性分析和滤波器系数，可以根据特性对滤波器进行调整，同时将滤波器系数导出到coe文件中。在fpga中，选择firip核，导入coe文件，选择输入引脚和输出引脚，完成滤波器的整个设计。

图3为主同步信号检测框图。经过滤波后的数据，首先进行16倍延时降采样，此模块包含63个延时单元，每个单元的延时参数设置为16个时钟周期，延时单元是级联而成的，每个数据都能进入延时模块，不会造成数据的损失。1024点数据降采样后变为64点数据，再与本地64点主同步序列做互相关。互相关模块由乘法器和加法器组成，使用二叉树流水线处理结构，如图4所示。二叉树流水线结构，将原本的串行计算改为并行计算，减少了处理时延。对互相关序列进行峰值检测，采用阈值和遍历最大值相结合的方法，首先根据互相关序列结果，设置一个合适的阈值，只有峰值附近的有限个数据大于阈值，对大于阈值的数据进行遍历，寻找到最大值，即为峰值，再根据峰值下标确定主同步信号所在位置。

图5为频偏估计与补偿整体框图。由于上述过程能够提取出接收端主同步信号，并且已知标准的主同步信号，所以频偏估计过程基于主同步信号。接收到的时域信号模型为r(t)＝s(t)e^-j2πfκ，t，采样后可得令ε＝fn/f0，则将接收到的主同步信号与标准信号共轭相乘得再将y(n)分为两部分再次共轭相乘并求和，得到

频偏为对信号进行补偿的公式为令则由于接收端数据分为i、q两路，所以

最终得

上述过程中，需要根据复数值求出相位幅角，同时需要根据角度值计算正余弦，fpga提供的cordicip核，简化了这些三角函数运算。cordicip核可以实现的计算功能包括矢量旋转、sin、cos、sinh、cosh、arctan、arctanh和平方根，需要对函数、内部串行或者并行实现、流水线级数和输入输出引脚进行配置。

在同步阶段，频偏估计与补偿的目的主要是对接收到的辅同步信号进行修正，使辅同步信号的检测更加精确。根据帧结构和主同步信号的位置，可以计算出辅同步信号的位置，提取出辅同步信号之后，运用公式(3)对其进行补偿，所得结果送入辅同步检测模块。

图6为辅同步信号检测状态流程。对于补偿后的辅同步信号，先进行fft变换，提取出频域的1024点数据，在频域进行检测。整个检测过程使用状态机进行控制，逻辑更加清晰，图6中每个状态完成的任务为：(1)初始状态：初始化等待状态，等待辅同步信号频域序列准备好；(2)偶序列解扰：对辅同步偶序列进行解扰，得到长度为31的序列。(3)计算互相关：将解扰后的序列与二维本地序列进行互相关，使用两个状态切换完成，j＝31表示一组互相关值计算完毕；(4)互相关序列：与上一个状态配合，实现二维数组的乘法，i＝31表示31组互相关值计算完毕，得到互相关序列；(5)序列峰值计算：寻找(4)中互相关序列最大值，记录最大值的位置i0；(6)奇序列解扰：对辅同步奇序列进行解扰；(7)计算互相关值：与(3)(4)过程类似；(8)序列峰值计算：遍历(7)中互相关序列，记录最大值的位置i1；(9)结束：根据协议中相关理论，若i0<i1，则检测到的辅同步序列位于第0时隙，若i0>i1，则检测到的辅同步序列位于第10时隙；同时标志位flag置1，表示完成了辅同步检测过程。

图7为计算数据帧头程序流程图。根据上述过程，得到根据主同步信号的位置和主同步信号所在时隙，结合fdd-lte系统数据帧结构，能够计算出下一帧的数据帧头。在接收数据进入同步模块之后，需要同时启动两个计数器，一个用来记录参与运算的数据个数，另一个进入主同步检测过程，提供帧头计算的基准。主同步检测完成后，计数器2将主同步信号的位置写入pss_location变量中。确定同步信号所在时隙之后，若同步信号位于第0时隙，pss_location距离下一帧头19×7×1024＝136192个数据；若同步信号位于第10时隙，pss_location距离下一帧头9×7×1024＝64512个数据。当计数器1计数到指定数据时，控制同步模块进行数据输入，此时输出的数据为完整的数据帧。

最后应当说明的是：以上实施例仅用以说明本发明在特定系统下的技术方案，而非对其限制；本发明适用于fdd-lte系统，系统带宽为10mhz；凡在本发明的技术方案内，所做的部分修改或等同替换，均应涵盖在本发明请求保护的范围之内。