一种实现物理不可克隆功能的电路结构的制作方法

本发明涉及物理不可克隆技术和信息安全技术，具体涉及一种实现物理不可克隆功能的电路结构。

背景技术：

近年来，随着高安全的智能卡、射频识别(rfid)芯片的广泛应用，身份识别等方面的安全要求越来越高。对芯片建立基于物理实体的物理构造的唯一标识，实现芯片的身份识别。物理不可克隆功能(physicallyunclonablefunction，puf)是基于芯片物理实现偏差，来形成芯片的唯一可信识别的一种方法。利用芯片物理系统中只与工艺偏差相关的随机元素，固化形成某颗芯片的某个独特的物理特性，作为该芯片的独特的身份信息。

puf具有不可预知性，不可克隆，高随机性，可重复的特性，因此可以应用在密钥生成等安全设计之中。

puf在国内外开展研究近十年的时间，在集成电路行业包括利用器件特性生成的puf，如基于涂层电容偏差、阈值电压偏差、电阻偏差等；模拟电路特性生成的puf，如基于offset电压偏差、rc偏差等；数字电路特性，如srampuf、ropuf、latchpuf、dffpuf、buskeeperpuf等。这些puf的主要问题是温度、电压特性差、老化特性差，表现出来的结果是重复性不好。为了解决这个问题，业界通过纠错算法(如ecc算法等)将重复性不好的bit纠正或者去除。但除了纠错算法会占用芯片资源，而且增加了设计难度。另外puf设计中为了保证对称性、或者节省芯片面积，仍使用了总线结构，很容易通过物理探针探测的方式直接获取puf输出数据，影响芯片安全性。

本专利中，可以将puf一部分结构放入芯片划片线中，不占用芯片面积；另一部分电路随机分散于芯片任何位置，使puf具有随机性，但不会增加芯片面积，安全可靠，与数字设计流程兼容。

本专利中，完全解决了puf温度特性、电压特性、老化特性等问题。同时具有仅与芯片加工偏差相关的随机性，每颗芯片可以输出的puf数字bit为”0”的概率和为”1”的概率随机，满足应用要求。

技术实现要素：

本专利，提供了一种电路结构，包括用于实现物理不可克隆功能的fuse结构(110)和信号识别单元(120),fuse结构(110)中的激励信号经由信号识别单元(120)进行电平变化识别从而获得响应输出信号。利用芯片放置在划片线中的一组或多组fuse在划片过程中被划片刀随机划断的特性，实现一种物理不可克隆功能的电路结构。

用于实现物理不可克隆功能的fuse结构(110)为半导体导电层从芯片有效图形中绕到芯片划片线区域，并返回到芯片有效图形中的j组连线结构，j为大于0自然数；所述每组fuse结构包含i根距离芯片有效图形不同距离的fuse线，i为大于0的自然数；fuse线的总根数定义为n，n＝i*j；根据芯片划片过程中，划片刀在划片线中通过的位置的不确定性，使得处在划片线中不同位置的多组fuse结构中的多根fuse线，概率性地被划断。

所述fuse结构的fuse线宽、间距及比例不受实际应用限制。

所述fuse结构的fuse导电层，包含但不限于金属、多晶硅、n阱等材质。

所述fuse结构的fuse导电层上方，包含但不限于覆盖包括金属、钝化层等材料。

如图1所示实施例，在芯片有效图形(2)外环绕一圈sealring(密封圈，3)，两颗芯片的sealring之间的条形空间就是划片线(1)，条形空间的中心线为划片线中心线(5)。fuse(4)是放在划片线位置上的芯片有效信号线，在划片之后，fuse被切断，退出fuse信号的工作状态。

划片刀沿着划片线中心线切割wafer(圆片)，由于划片过程中存在工程偏差，使划片刀通过划片线的位置不确定，从而使得放置在划片线中的不同位置的fuse有的断开、有的连接，则断开和连接的fuse中传输的信号状态也不同。划片后芯片fuse中传输的不同状态的信号可以被信号识别单元识别，形成”0”和”1”的概率随机分布。一根fuse是puffuse结构的最小单元，可以对应输出一个bit的数据。本发明提供了fuse结构的不同的图形(分布、尺寸、距离等)，用以实现”0”和”1”的概率随机分布。

本发明提供的信号识别单元，包括选通电路和读出电路。根据划片后fuse结构的状态和激励信号，可以输出响应信号，用以将不同状态的fuse中的信号识别为数字逻辑信号，作为物理不可克隆功能的输出。

所述选通电路控制某根fuse的传输信号是否由读出电路读出作为响应信号；

所述选通电路，包含读出控制电路；其特征在于，控制信号可以根据一个puffuse的根数n，形成en0～enn，分别控制fuse0～fusen对应的选通管，实现在同一颗芯片上对不同fusepufbit的分别选通，形成puf单元的多个挑战-响应对。

具体而言，所述选通电路是将一根fuse的一端连接到电源电压上，另一端连接到下拉nmos的d端，同时连接到读出电路的输入端。下拉nmos受到使能端en控制。选通电路的使能信号en，根据fusepuf的输出bit数量而不同，n个en信号分别控制n根fuse，分时控制每根fuse中的信号送至读出电路。在此情况下的选通电路，可以设置每颗芯片的fusepuf的en均不相同，即en是重构fusepuf的控制信号，使fusepuf具有重构功能，增加芯片安全性。

所述读出电路，是将选通电路的输出信号，识别为”0”或”1”的数字逻辑信号。读出电路可以由数字buffer门电路实现，也可以由模拟比较器，和参考电压实现。进一步的，利用数字电路实现的面积小、实现简单和模拟电路实现的结果值精准的优点，可以在同一个fusepuf的电路中对不位置的fuse结构采用不同的读出电路。比如，对于接近划片线中心线的fuse和接近于芯片有效图形的fuse对应的读出电路采用数字电路读出；其余的采用模拟电路读出。用以实现最小的芯片面积和最精准的读出特性。

附图说明：

图1为本发明实施例的fuse在wafer中位置；

图2为本发明实施例的fusepuf实现连接框图；

图3为本发明实施例的多组fuse结构实现示意图；

图4为本发明实施例的单组fuse结构实现示意图；

图5为本发明实施例的单组fuse结构生成“通”“断”不同状态的示意图；

图6为本发明实施例的fusepuf识别单元示意图；

图7为本发明实施例的fusepuf选通电路的一个实施例；

图8为本发明实施例的读出电路的一个实施例；

图9为本发明实施例的fusepuf读出电路的一个实施例；

图10为本发明实施例的fusepuf结构示意图。

具体实施方式：

下面结合附图进行详细描述。

图10是本发明fusepuf结构的示意图，由fuse结构和信号识别单元组成。

图2是本发明fusepuf结构连接框图，fuse结构中的激励信号经由信号识别单元进行电平变化识别从而获得响应输出信号。本发明提供一种物理不可克隆功能的电路结构及电路，包括fuse结构，利用划片时划片位置的工程偏差，使不同位置的fuse处于不同状态；以及信号识别单元，是将不同状态fuse传输的信号识别为”0”或”1”的数字逻辑信号。

图3用以说明本发明的一个实施例，fuse结构可以由多组，每组多根的fuse实现。定义每组的fuse有i根，共有j组，则fuse总数为n＝i*j，n受限于需要实现物理不可克隆功能的bit数；

图4用以说明本发明的一个实施例的fuse结构。可以通过调整fuse的图形形状、fuse的图形数量及fuse线宽、间距，用以实现划片之后中使fuse概率性的处于“通”或“断”的状态；

另外，本发明的另一个实施例是，当fusepuf的fuse结构直接放置在芯片表面的话，易被发觉。本发明中，可以通过增加在fuse结构之上，增加覆盖物的方式，掩盖fuse结构图形，使fusepuf更加安全，不被发现和篡改。覆盖物可以是金属层，也可以是钝化层。

根据本发明的一个实施例，如图5所示，fuse处在划片去除的区域内，则fuse为“断”的状态；fuse处在芯片保留的区域内，则fuse为“通”的状态。

此外，划片之后，所述fuse处于“通”或“断”的状态，由于不具有随时间或使用环境变化的特性，因此，在通过信号识别单元生成bit响应值之后，数值也不再变化。为了保证fuse结构通过信号识别单元生成bit响应值之后具有数值的稳定性。

图6用以说明本发明的一个实施例，所述的信号识别单元包括fuse选通电路和读出电路。使fuse结构包括的n根fuse，被各自选通，并将各自的状态识别并输出为数字逻辑信号。

图7用以说明本发明的一个实施例，所述的fusepuf选通电路，包括由输入的第i根fuse的b端电压vbi、和状态控制信号eni、电源电压、和下拉选通nmos。该实施例具体的实现方法是将电源电压连接到第i根fuse的ai端，下拉选通nmos的漏极(drain)连接到bi端，en0～enn分别控制fusepuf的某根fusepufbit的选通电路。

通过en0～enn的有效不同，每颗芯片选通的fusepufbit不同，实现重构的fusepuf。

图8用以说明本发明的一个实施例，所述的读出电路是buffer单元门电路实现，由输入的第i根fuse的b端电压vbi、和状态控制信号eni，以及信号缓冲单元buffer组成，输出信号为响应信号bit位biti。该实施例具体的实现方法是，当eni处于使能状态，且vbi高于buffer的输入翻转电压，则biti为“1”；另一种情况，当vbi低于buffer的输入翻转电压，则biti为“0”。本实施例的特点是，可以实现与芯片其他随机逻辑门混杂布线实施，具有设计实施的通用性。

图9用以说明本发明的另一个读出电路的实施例，所述的读出电路通过模拟电路比较器实施。由输入的第i根fuse的b端电压vbi、和状态控制信号eni、参考电压，以及比较器组成，输出信号为响应信号bit位biti。该实施例具体的实现方法是，当eni处于使能状态，且vbi高于vref时，则biti为“0”；另一种情况，当vbi低于vref时，则biti为“1”。本实施例的特点是，划片后，fuse有可能处于“通”或“断”的状态，也有一定的概率处于“通”和“断”中间状态，即vbi为电源电压和地电压之间的中间电压。当vbi为中间电压时，该实施例用以提供精准的比较结果，而且输出结果稳定。

综合上述两个读出电路的实施例，在信号识别单元中，可以根据不同位置的fuse的不同可能状态，混杂使用上述两个不同的读出电路。实施例为，靠近划片线中心线的fuse结构和靠近芯片sealring的读出电路使用图6所述的实施例；其余的使用图7所述的实施例，可以在实施过程中，减少芯片面积，且读出结果稳定可靠。并具有安全性方面的迷惑性。

如上所示，本发明虽然已参照有限的实施例和附图进行了说明，但本发明并不局限于所述实施例，在本发明所述领域中具备通常知识的人均可以从此记载中进行各种修改和变形。

因此，本发明的范围不受说明的实施例的局限或定义，而是由权利要求范围以及权利要求范围等同的内容来定义。