本实用新型属于通讯技术领域，具体涉及一种双缓存载波解调系统。
背景技术：
随着人们对通信业务范围和业务速率要求的不断提高，单载波技术难于适应通信系统的发展趋势，多载波技术作为能提供高速率数据传输的有效解决方案之一，正受到越来越多重视。同时多载波技术以其潜在的多径对抗能力、高频谱效率、简单信道均衡和易于结合其它技术形成衍生系统的能力成为高速数据传输的有效解决方案。目前，多载波技术已经成功应用于数字音视频广播、数字用户线、无线接入网、卫星通信等领域，并被认为是下一代无线通信系统的关键技术之一。
然而，由于多载波信号中含有多个载波，因此对其中一个载波实时处理时，其他载波就不能实时处理；若要同时对多个载波实时处理，则需要多个FPGA处理板卡同时工作，对载波信号进行处理，这样会造成工程代价较高。并且用于接收载波信号的采样模块中设置的采样芯片，其时钟远远大于采样频率。因此为了保证数据传输的可靠性，需要在采样模块与数据处理之间设置协调控制模块，先将采样模块采集到的载波信号进行缓存，然后再读出转发给数据处理模块。如此以来便降低了数据传输的效率，减小了通信数据的吞吐量。
技术实现要素：
本实用新型提供一种双缓存载波解调系统，用于增加数据传输效率，提高通信数据的吞吐量。
为实现上述目的，本实用新型提供的技术方案是：
方案1：一种双缓存载波解调系统，包括数据采集模块和数据处理模块，所述数据采集模块用于采集载波信号，所述数据处理模块用于对载波信号进行处理；
在所述数据采集模块和数据处理模块之间设置有协调控制模块，协调控制模块包括协调控制器，数据写入控制器，数据读出控制器，第一DDR3缓存器和第二DDR3缓存器；
所述数据写入控制器的输入端连接数据采集模块，输出端连接协调控制器；所述数据读出控制器的输入端连接协调控制器，输出端连接所述数据处理模块；所述协调控制器连接第一DDR3缓存器数据写入端和数据读取端，以及第二DDR3缓存器的数据写入端和数据读取端。
本实用新型所提供的技术方案，在协调控制模块上设置第一DDR3缓存器和第二DDR3缓存器，当向其中一个DDR3缓存器写入数据时，可将另一个DDR3缓存器中缓存的数据多次读出，从而增加通信数据的吞吐量，提高数据传输的效率。
方案2：在方案1的基础上，所述数据采集模块包括FPGA单元和至少一个用于接收载波信号的子板卡；所述FPGA单元连接各子板卡的输出端和控制端，并连接所述协调控制模块的写入控制器的输入端。
方案3：在方案1的基础上，所述数据处理模块包括FPGA单元，FPGA单元连接所述数据读出控制器的输出端，用于对载波信号进行处理。
方案4：在方案1的基础上，所述数据处理模块还连接有通讯模块，通讯模块用于与上位机通讯连接。
附图说明
图1为实施例中双缓存载波解调系统的结构图；
图2为实施例中双缓存载波解调系统的原理图；
图3为实施例中DDR3SDRAM存储器的接口电路原理图；
图4为实施例中乒乓操作的原理图；
图5为实施例中第一DDR3缓存器和第二DDR3缓存器数据传输正确性测试的原理图；
图6(a)为实施例中第一DDR3缓存器和第二DDR3缓存器的全局时序波形图；
图6(b)为实施例中第一DDR3缓存器和第二DDR3缓存器的局部时序波形图。
具体实施方式
本实用新型提供一种双缓存载波解调系统，用于提高数据传输效率，增加通信数据的吞吐量。
为实现上述目的，本实用新型提供的技术方案是：
一种双缓存载波解调系统，包括数据采集模块和数据处理模块，所述数据采集模块用于采集载波信号，所述数据处理模块用于对载波信号进行处理；
在所述数据采集模块和数据处理模块之间设置有协调控制模块，协调控制模块包括协调控制器，数据写入控制器，数据读出控制器，第一DDR3缓存器和第二DDR3缓存器；
所述数据写入控制器的输入端连接数据采集模块，输出端连接协调控制器；所述数据读出控制器的输入端连接协调控制器，输出端连接所述数据处理模块；所述协调控制器连接第一DDR3缓存器数据写入端和数据读取端，以及第二DDR3缓存器的数据写入端和数据读取端。
下面结合附图对本实用新型的实施方式作进一步说明。
本实施例提供一种双缓存载波解调系统，其结构如图1和图2所示，包括数据采集模块、协调控制模块、数据处理模块和通信模块。
数据采集模块包括FPGA芯片和子板卡，FPGA芯片连接子板卡的数据输出端和控制端，子板卡上设有用于采集载波信号的AD转换芯片；FPGA芯片控制子板卡上的AD转换芯片对输入的载波信号进行双沿采样，并将采样到的载波信号传送给FPGA芯片。FPGA芯片根据AD转换芯片控制、采样通道选通控制及数据整理变为单沿采样，然后将载波信号送入相应的FIFO队列中进行缓存以同步数据处理时钟沿，最后将载波信号输出到协调控制模块。
协调控制模块设有协调控制器，数据写入控制器和数据读出控制器，数据写入控制器的输入端连接数据采集模块中的FPGA芯片，输出端连接协调控制器；数据读出控制器的输入端连接协调控制器，输出端连接数据处理模块；在协调控制器上还设置有第一DDR3缓存器和第二DDR3缓存器，协调控制器连接第一DDR3缓存器的数据写入端和数据读出端，以及第二DDR3缓存器的数据写入端和数据读出端。本实施例中的第一DDR3缓存器和第二DDR3缓存器均采用Xilinx公司提供的CORE Generator软件生成完整的256MB的DDR3SDRAM存储器，即通过MIG IP核向导设置与存储器相关的各种参数生成设计所需要的文件、用户约束以及网标，其接口电路原理图如图3所示。
AD转换芯片采集到载波信号并整理后，通过数据写入控制器传送给协调控制器，协调控制器再将数据缓存到与FPGA互连的第一DDR3缓存器或第二存储器中；当第一DDR3缓存器或第二DDR3缓存器写满时，再从第一DDR3缓存器或第二DDR3缓存器多次读出发送给数据处理模块进行多载波信号实时解调译码处理，具体方式为：当设备上电完成后，经AD转换芯片采样整理后的载波信号缓存在第一FIFO队列中；当写入第一FIFO的数据量满足第一设定阈值后会向协调控制器发送中断信号，协调控制器接收到该中断信号之后，将第一FIFO队列中缓存的载波信号写入第一DDR3缓存器中；
当第一DDR3缓存器写满之后，AD转换芯片采集的载波信号缓存到第二FIFO队列中；当写入第二FIFO的数据量达到第二设定阈值后会向协调控制器发送中断信号，协调控制器接收到该中断信号之后，将第二FIFO队列中缓存的数据写入第二DDR3缓存器；当第二FIFO队列中缓存的数据写入第二DDR3缓存器时，第一DDR3缓存器中的数据多次读出传输给数据处理模块；当第二DDR3缓存器写满且第一DDR3缓存器中的数据全部传输给数据处理模块时，将第二DDR3缓存器中的数据多次读出传输给数据处理模块，并将AD芯片采集的数据缓存到第一FIFO队列中，其工作原理流程图如图4所示。这种从总体上看可以同时读写且具有先进先出传输特色的操作，称为乒乓操作。
由于乒乓操作具有同时读写且先进先出的传输，并且其对数据的处理是连续不断的，能够实时响应数据读取信号，因此本实施例中采用这种数据传输结构，以保证数据传输的时效性。
当第一DDR3缓存器和第二DDR3缓存器将接收到的载波信号传输到数据处理模块时，数据处理模块对载波信号进行处理。数据处理模块包括FPGA，FPGA上存储有突发检测、解调和Turbo译码处理算法的软件程序，用于对接收到的数据进行相应的检测、解调和译码处理。
通信模块与上位机通信连接，并且通信模块的输入端连接数据处理模块的输出端；数据处理模块将解调译码后的数据传送给通信模块，通信模块将解调译码后的数据发送给上位机。
为了测试协调控制模块的各项性能，本实施例中还设计了测试第一DDR3缓存器和第二DDR3缓存器所传输数据正确性和实时性的波形。为了能够方便的测试第一DDR3缓存器和第二DDR3缓存器所传输数据的正确性，在数据采集模块的FPGA内部逻辑产生连续的16位递增数，数据写入控制器以小于等于400MB/s的速率写入到第一DDR3缓存器或第二DDR3缓存器中。同时数据读出控制器以相同的速率从DDR3缓存中读出数据，并产生和数据源相同的数据和读出的数据进行对比，即可判断第一DDR3缓存器和第二DDR3缓存器所传输数据的正确性。第一DDR3缓存器和第二DDR3缓存器数据正确性测试原理框图如图5所示，经过反复验证，控制器在工作时钟频率为200MHz时，第一DDR3缓存器和第二DDR3缓存器的数据完全正确，并且最高读写带宽达到400MB/s，完全满足设计的功能需求和实时性要求。
本实施例第一存储器和第二存储器的时序波形图如图6(a)和图6(b)所示。时序波形图是按第一DDR3缓存器或第二DDR3缓存器写一次，然后第一DDR3缓存器或第二DDR3缓存器读八次的参数设置进行仿真的，其中，图6(a)为全局时序波形图，图6(b)为局部时序波形图。从图中可以得出当设备上电完成phy_init_done信号为高后，若app_rdf和app_wdf_rdy信号同时为高则往第一DDR3缓存器和第二DDR3缓存器中写入或者读出数据，若有一个信号为低则不能往第一DDR3缓存器和第二DDR3缓存器写入或者读出数据。由于写入或读出次数可以根据需求来进行修改，因此本实施例所提供的双缓存载波解调系统能够同时对多个小载波信号进行实时解调译码处理。