本实用新型属于电子电路技术领域，特别是涉及时钟同步电路及音频设备。
背景技术：
一般的音频系统工作时，通常需要用到不同的时钟，而不同的时钟可工作在两种模式，即同步模式和不同步模式，并且音频DAC(Digital to analog converter，数字模拟转换器)芯片的时钟必须与输入信号时钟保持同步。由此，采用多个时钟源产生的电路，则不可避免会带来时钟干扰和污染，造成音频信号线性度不好、解析度不高、声音单薄等问题。
因此，现有的音频系统存在着采用多个时钟源产生的电路，造成音频信号线性度不好、解析度不高、声音单薄等问题。
技术实现要素：
本实用新型的目的在于提供时钟同步电路及音频设备，旨在解决现有的音频系统存在着采用多个时钟源产生的电路，造成音频信号线性度不好、解析度不高、声音单薄等问题。
本实用新型第一方面提供了一种时钟同步电路，用于对数模转换器、数字解调处理器、USB数据采集模块以及主控模块提供各自所需频率的时钟信号，所述时钟同步电路包括：
时钟产生模块、防抖动模块、缓冲模块以及分频模块；
所述时钟产生模块的输出端接所述防抖动模块的输入端，所述防抖动模块的输出端接所述缓冲模块的输入端，所述缓冲模块的第一输出端接所述数模转换器，所述缓冲模块的第二输出端接所述分频模块的输入端，所述分频模块的第一输出端接所述数字解调处理器，所述分频模块的第二输出端接所述USB数据采集模块，所述分频模块的第三输出端接所述主控模块；
所述时钟产生模块用于生成第一预设频率的时钟信号，并通过防抖动模块和缓冲模块依序对第一预设频率的所述时钟信号进行防抖动处理和缓冲处理后，一方面输出给所述数模转换器，另一方面通过所述分频模块对第一预设频率的所述时钟信号进行分频后输出第二预设频率的时钟信号给所述数字解调处理器，以及输出第三预设频率的时钟信号给所述USB数据采集模块和所述主控模块。
本实用新型第二方面提供了一种音频设备，包括数模转换器、数字解调处理器、USB数据采集模块以及主控模块，所述音频设备还包括如上述所述的时钟同步电路。
综上所述，上述时钟同步电路及音频设备，该时钟同步电路通过时钟产生模块生成第一预设频率的时钟信号，并通过防抖动模块和缓冲模块依序对第一预设频率的时钟信号进行防抖动处理和缓冲处理后，一方面输出给数模转换器，另一方面通过分频模块将第一预设频率的时钟信号进行分频后输出第二预设频率的时钟信号给数字解调处理器，以及输出第三预设频率的时钟信号给USB数据采集模块和主控模块。由此实现了仅通过时钟产生模块生成时钟信号，并经过分频处理后对数模转换器、数字解调处理器、USB数据采集模块以及主控模块提供各自所需频率的时钟信号，使得该音频设备播放的声音更具有高解析力、细腻、自然、临场感强、耐听的特点，同时解决了系统时钟的复杂性问题，因此解决了现有的音频系统存在着采用多个时钟源产生的电路，造成音频信号线性度不好、解析度不高、声音单薄等问题。
附图说明
图1为本实用新型提供的时钟同步电路的模块结构示意图。
图2为本实用新型提供的时钟同步电路的示例电路图。
具体实施方式
为了使本实用新型要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
本实用新型实施例提供的时钟同步电路和音频设备，只采用一颗高精度的晶振和分立的振荡电路，为DAC芯片提供了低噪声、低抖动的时钟信号；同时，将输入信号中的抖动部分彻底隔离，并通过分频电路提供时钟给其他芯片，保持了时钟的一致性。
为了说明本实用新型所述的技术方案，下面通过具体实施例来进行说明。
图1示出了本实用新型提供的时钟同步电路的模块结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：
上述时钟同步电路10，用于对数模转换器105、数字解调处理器106、USB数据采集模块107以及主控模块108提供各自所需频率的时钟信号，该时钟同步电路包括时钟产生模块101、防抖动模块102、缓冲模块103以及分频模块104。
时钟产生模块101的输出端接防抖动模块102的输入端，防抖动模块102的输出端接缓冲模块103的输入端，缓冲模块103的第一输出端接数模转换器105，缓冲模块103的第二输出端接分频模块104的输入端，分频模块104的第一输出端接数字解调处理器106，分频模块104的第二输出端接USB数据采集模块107，分频模块104的第三输出端接主控模块108。
时钟产生模块101用于生成第一预设频率的时钟信号，并通过防抖动模块102和缓冲模块103依序对第一预设频率的时钟信号进行防抖动处理和缓冲处理后，一方面输出给数模转换器105，另一方面通过分频模块104对第一预设频率的时钟信号进行分频后输出第二预设频率的时钟信号给数字解调处理器106，以及输出第三预设频率的时钟信号给USB数据采集模块107和主控模块108。
作为本实用新型一实施例，上述第一预设频率为84MHz，第二预设频率为12MHz，第三预设频率为6MHz，则该时钟同步电路10输出84MHz的时钟信号给数模转换器105，输出12MHz的时钟信号给数字解调处理器106，以及输出6MHz的时钟信号给USB数据采集模块107和主控模块108，实现了频率比为1：7：14的三种时钟的同步，减轻由分频实现时钟信号同步所引起的时钟系统复杂的问题。
图2示出了本实用新型提供的时钟同步电路的示例电路，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：
作为本实用新型一实施例，上述时钟产生模块101包括晶振X1、第一开关管Q131、第一电阻R300、第二电阻R301、第一电容C301、第二电容C302以及第二电感L2；
第一开关管Q131的输入端与第二电感L2的第一端相连接并作为时钟产生模块101的输出端，第一开关管Q131的输出端接晶振X1的第一端，晶振X1的第二端接地，第二电感L2的第二端与第一电阻R300的第一端、第一电容C301的第一端以及第二电容C302的第一端共接，第一开关管Q131的受控端接第二电阻R301的第一端，第二电阻R301的第二端与第一电阻R300的第二端、第一电容C301的第二端以及第二电容C302的第二端共接。第二电阻R301的第一端还与第五电容C305的第一端相连接，第二电阻R301的第二端还与第三电容C303的第一端相连接，第五电容C305的第二端与第三电容C303的第二端接地。
具体地，第一开关管Q131可以是三极管或者场效应管，三极管的基极、集电极以及发射极分别为第一开关管Q131的受控端、输入端以及输出端；场效应管的栅极、漏极以及源极分别为第一开关管Q131的受控端、输入端以及输出端。
作为本实用新型一实施例，上述防抖动模块102包括第一电感L1、第二开关管Q132、第四电容C304、第六电容C306、第七电容C307、第十电容C300、第三电阻R302、第四电阻R303、第五电阻R304、第六电阻R305以及第九电阻R299；
第九电阻R299的第一端与第六电容C306的第一端以及第十电容C300的第一端共接并作为防抖动模块102的输入端，第九电阻R299的第二端接第六电阻R305的第一端，第六电阻R305的第二端与第四电阻R303的第一端以及第二开关管Q132的输入端共接并作为防抖动模块102的输出端，第六电容C306的第二端接第三电阻R302的第一端，第三电阻R302的第二端与第四电阻R303的第二端以及第二开关管Q132的受控端共接，第二开关管Q132的输出端与第五电阻R304的第一端以及第七电容C307的第一端共接，第四电容C304的第一端接第一电感L1的第一端并与第一开关管Q131的输出端相连接，第十电容C300的第二端、第五电阻R304的第二端、第七电容C307的第二端、第四电容C304的第二端以及第一电感L1的第二端接地。
具体地，第二开关管Q132可以是三极管或者场效应管，三极管的基极、集电极以及发射极分别为第二开关管Q132的受控端、输入端以及输出端；场效应管的栅极、漏极以及源极分别为第二开关管Q132的受控端、输入端以及输出端。
作为本实用新型一实施例，上述缓冲模块103包括缓冲芯片U2，所述缓冲芯片U2包括第一输出端A、第二输出端B以及接地端Gnd；
第一输出端A为缓冲模块103的第一输出端，第二输出端B为缓冲模块103的第二输出端，接地端Gnd接地。在本实施例中，缓冲芯片U2采用了型号为NC7SW04的缓冲芯片，当然，缓冲芯片的型号不做限定，只要能达到与本实施例缓冲芯片U2所述的功能作用亦可。
作为本实用新型一实施例，上述分频模块104包括第七电阻R306、第八电阻R333、第十四电阻R14、第二十四电容C424、第一分频芯片U1、第三分频芯片U3、第七分频芯片U7、第八分频芯片U8、第九分频芯片U9以及混频处理芯片U10；
第七电阻R306的第一端为分频模块104的输入端，第七电阻R306的第二端接混频处理芯片U10的第一输入端A，混频处理芯片U10的第二输入端B与第八电阻R333的第一端以及第二十四电容C424的第一端共接，混频处理芯片U10的输出端接第七分频芯片U7的输入端CLK，第七分频芯片U7的输出端D接第八分频芯片U8的输入端CLK，第八分频芯片U8的输出端D接第九分频芯片U9的输入端CLK，第九分频芯片U9的输出端Q与第八电阻R333的第二端以及第十四电阻R14的第一端共接并作为分频模块104的第一输出端，第十四电阻R14的第二端与第一分频芯片U1的输入端CLK以及第三分频芯片U3的输入端A共接，第一分频芯片U1的输出端Q为分频模块104的第二输出端，第三分频芯片U3的输出端为分频模块104的第三输出端。在本实施例中，第三分频芯片U3、第七分频芯片U7、第八分频芯片U8以及第九分频芯片U9都采用了型号为74LS74的二分频芯片，当然，二分频芯片的型号不做限定，只要能达到与本实施例第三分频芯片U3、第七分频芯片U7、第八分频芯片U8以及第九分频芯片U9所述的功能作用亦可；并且，混频处理芯片U10采用了型号为NE602的混频芯片，当然，混频芯片的型号不做限定，只要能达到与本实施例混频处理芯片U10所述的功能作用亦可。
本实用新型还提供了一种音频设备，包括数模转换器105、数字解调处理器106、USB数据采集模块107以及主控模块108，该音频设备包括上述所述的时钟同步电路10。
上述时钟同步电路及音频设备的优点主要体现在：
1、主时钟实际误差小于3pS；
2、低噪声时钟产生和时钟分频处理；
3、实现频率比为1：7：14的三种时钟的同步，减轻由分频实现时钟信号同步所引起的时钟系统复杂的问题；
4、跟同类产品相比声音更具有高解析力、细腻、自然、临场感强、耐听的特点。
以下结合图1和图2对上述时钟同步电路及音频设备的工作原理进行描述：
首先，由第一开关管Q131、晶振X1、第二电感L2、第一电阻R300、第二电阻R301、第一电容C301以及第二电容C302组成的三次泛音晶振振荡电路，其产生84MHz的时钟信号；
接着，84MHz的时钟信号经过由第二开关管Q132和外围的元件组成第一级缓冲，再经过缓冲芯片U2组成的第二级缓冲后提供低噪声，低抖动的时钟信号给DAC芯片(即模数转换器)；
再者，由第一分频芯片U1、第三分频芯片U3、第七分频芯片U7、第八分频芯片U8、第九分频芯片U9以及混频处理芯片U10组成时钟分频和同步电路，由第二级缓冲的84MHz的时钟信号和反馈回来的12MHz的时钟信号分别进入混频处理芯片U10进行混频处理后产生96MHz的时钟信号，96MHz的时钟信号再经过第七分频芯片U7进行二次分频后产生48MHz的时钟信号，并且经过由第八分频芯片U8和第九分频芯片U9组成的两组二次分频电路后最终产生12MHz的时钟信号给数字解调处理器；
同时，12MHz的时钟信号经过由第三分频芯片U3组成的缓冲电路提供给MCU(主控模块)6MHz的时钟信号；12MHz时钟信号再次经过由第一分频芯片U1组成的二次分频产生6MHz的时钟信号给USB数据采集模块。
综上所述，本实用新型实施例提供了时钟同步电路及音频设备，该时钟同步电路通过时钟产生模块生成第一预设频率的时钟信号，并通过防抖动模块和缓冲模块依序对第一预设频率的时钟信号进行防抖动处理和缓冲处理后，一方面输出给数模转换器，另一方面通过分频模块将第一预设频率的时钟信号进行分频后输出第二预设频率的时钟信号给数字解调处理器，以及输出第三预设频率的时钟信号给USB数据采集模块和主控模块。由此实现了仅通过时钟产生模块生成时钟信号，并经过分频处理后对数模转换器、数字解调处理器、USB数据采集模块以及主控模块提供各自所需频率的时钟信号，使得该音频设备播放的声音更具有高解析力、细腻、自然、临场感强、耐听的特点，同时解决了系统时钟的复杂性问题，因此解决了现有的音频系统存在着采用多个时钟源产生的电路，造成音频信号线性度不好、解析度不高、声音单薄等问题。本实用新型实施例实现简单，不需要增加额外的硬件，可有效降低成本，具有较强的易用性和实用性。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。