用于延迟比特交织编码调制的发送器和接收器的制作方法

本发明涉及编码和调制方案领域，尤其涉及延迟比特交织编码调制(dbicm)。具体地，根据本发明的发送器和接收器允许通过应用dbicm改进复数符号到星座点的映射。
背景技术：
：比特交织编码调制(bicm)是一种编码和调制方案，正如，例如从1992年5月的《ieeetransactiononcommunications》第40卷第5期第873-884页的e.zehavi的“8-psk格子代码用于rayleigh通道”或者从1998年5月的《ieeetransactionsoninformationtheory》第44卷第3期第927-946页的g.caire、g.taricco及e.biglieri的“比特交织编码调制”所知的，其中比特级交织器插入信道编码器和调制器之间。由于选择三个独立模块的这种方法在设计通信系统时提供了灵活性，因此bicm已成为现有技术通信系统中的主要编码和调制方案。另一种现有技术编码和调制方案最近由h.ma、w.k.leung、x.yan、k.law以及m.fossorier在2016年布雷斯特的2016年《第9届国际涡轮编码及迭代信息处理研讨会论文》中的“延迟比特交织编码调制”中提出，是传统的dbicm，它结合了bicm的特征与多级编码(mlc)的特征，mlc可从1999年7月的《ieeetransactionsoninformationtheory》第45卷第5期第1361-1391页中u.wachsmann、r.f.h.fischer以及j.b.huber的“多级编码：理论概念与实际设计规则”得知。如图1所示，传统dbicm方案100的主要思想是延迟部分信息的传输，以便连续传输块101、102包括来自不同前向纠错(fec)码字的信息。在图1中，举例来说，在传输块101中，它既包括来自第一fec码字的信息a，也包括来自第二fec码字的信息b。在图1中，标有b0，b1，b2的三行与传输信息的不同部分(即流)相关，其中b0部分被延迟。在8点星座情况下，传统的dbicm，如图1所描述的，提供比bicm显著更高的性能。因此，8点星座情况，如其应用于正交幅度调制(qam)，是一种广泛用于通信系统的调制方案。在qam领域，8-qam和与8点星座情况关联的qam有关，16-qam与16点星座情况关联，32-qam与32点星座情况关联，等等。在基于传统dbicm的通信系统中，星座点的标记，即如图1所描述的，从传输块101、102导出星座点的方式对通信系统的性能有重大影响，因为标记的星座点对应将由通信系统传输的复数符号。为了实现基于传统dbicm的通信系统的期望性能，需要精心设计一种结构，在该结构中信息的各部分被延迟以形成传输块，并且要设计一种方式，根据该方式星座点基于传输块而被标记。在8点星座情况下，可以通过蛮力方法确定延迟结构和星座点标记的适当组合，并据此评估所有可能的组合。然而，对于高阶星座情况，例如32点星座情况，这样的蛮力搜索是不可行的。因此，在现有技术中，当在32点星座情况下运用传统dbicm时，缺乏延迟结构和标记星座点的结构。技术实现要素：鉴于上述问题和缺陷，本发明旨在改进传统方案与系统。因此本发明的目标是提供一种发送器、接收器和收发器，其中应用了延迟结构和星座点标记的最佳组合。特别地，这允许根据本发明提供包括发送器和接收器的通信系统，其有助于更高的性能，对资源更高效的利用，以及更可靠的信息传输。本发明的目的通过所附的独立权利要求中提供的方案实现。本发明的有利的实施方式进一步在从属权利要求中进行限定。特别地，本发明提供了一种方案，该方案使用比特(其对应于传输块101、102)与复数符号i和q(其对应于复平面中标记的星座点)之间的映射关系，以实现dbicm的最佳结果。本发明的第一方面提供了一种用于延迟比特交织编码调制(dbicm)的发送器，包括比特延迟模块和调制模块，其中比特延迟模块配置为接收多个并行比特流，延迟并行比特流中的至少一个比特流以生成多个重新排列的并行比特流，并向调制模块提供重新排列的并行比特流，其中调制模块配置为将重新排列的并行比特流映射到复数符号，复数符号对应复平面中的星座点。第一方面的发送器使用比特延迟模块延迟接收的比特流的部分，使用调制模块将由延迟模块部分延迟的延迟比特流映射到复数符号。因为复数符号对应复平面中的星座点，所以延迟比特流到复数符号的映射对应于星座点的标记。根据第一方面的发送器有利地允许精确调整对并行比特流的部分进行延迟所根据的方式，以及将延迟比特流映射到复数符号所根据的方式。由于复数符号对应复平面中的星座点，因此根据第一方面的发送器即使是在高阶星座情况，诸如32-qam，也可以有效地标记星座点。此外，发送器确保信息传输更高效、更可靠并且性能更高。在根据第一方面的发送器的第一实施形式中，多个并行比特流可以包括五个并行比特流，比特延迟模块可以进一步配置为延迟五个并行比特流中的两个比特流以生成重新排列的并行比特流。这确保了在延迟模块中可以根据使传输的效率、可靠性以及性能最大化的工作原理延迟并行比特流。在根据第一方面或根据第一方面的第一实施形式的发送器的第二实施形式中，比特延迟模块可以进一步配置为将两个比特流的每一个均延迟一个时间块，以生成重新排列的并行比特流。将两个比特流中的每一个均延迟一个时间块，有助于高效率、高可靠性以及高性能的传输。在根据第一方面或根据第一方面的任何前述实施形式的发送器的第三实施形式中，星座点是根据32-qam的星座点。这确保了根据第一方面的发送器的调制模块可以根据32-qam在32点星座情况下将重新排列的并行比特流映射到复数符号。在根据第二方面或根据第二方面的任何前述实施形式的方法的第四实施形式中，星座点可以包括四组，每组八个星座点。这确保了可以利用星座点的规律性，以提高编码与调制的效率和性能。在根据第一方面或根据第一方面的任何前述实施形式的发送器的第五实施形式中，重新排列的并行比特流可以被标记为b0、b1、b2、b3和b4，并且复数符号可以包括同相分量si及正交分量sq，调制模块可以配置为根据以下映射关系将重新排列的并行比特流的并行比特映射到复数符号：b0b1b2b3b4sisqa0a1000-11a0a100131a0a1010-1-3a0a10113-3a0a1100-15a0a110135a0a1110-51a0a1111-5-3b0b1000-1-1b0b1001-13b0b10103-1b0b101133b0b1100-5-1b0b1101-53b0b1110-1-5b0b11113-5c0c100011c0c10011-3c0c1010-31c0c1011-3-3c0c110051c0c11015-3c0c111015c0c1111-35d0d10001-1d0d1001-3-1d0d101013d0d1011-33d0d11001-5d0d1101-3-5d0d11105-1d0d111153其中a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝1、d0＝0且d1＝0。这确保根据第一方面的发送器被提供有映射关系，该映射关系定义了并行比特(即重新排列的并行比特流的并行比特)与由星座点表示的复数符号之间的关系。因此，映射关系利用重新排列的并行比特流的并行比特中的规律，以便高效灵活地调制处理过的信息。在根据第一方面或根据第一方面的任一前述实施形式的发送器的第六实施形式中，重新排列的并行比特流可以标记为b0、b1、b2、b3和b4，复数符号可以包括同相分量si和一个正交分量sq，调制模块可以配置为根据以下映射关系将重新排列的并行比特流的并行比特映射到复数符号：这确保了根据第一方面的发送器的调制模块被提供有精确的映射关系，这使得重新排列的并行比特流的并行比特到复数符号的映射具有高效率、高可靠性以及高性能。本发明的第二方面提供了一种操作用于延迟比特交织编码调制dbicm的发送器的方法，该方法包括以下步骤：由比特延迟模块接收多个并行比特流；由比特延迟模块延迟并行比特流中的至少一个比特流以生成多个重新排列的并行比特流；由比特延迟模块向调制模块提供重新排列的并行比特流；由调制模块将重新排列的并行比特流映射到复数符号，复数符号对应复平面中的星座点。在根据第二方面的方法的第一实施形式中，所述多个并行比特流可以包括五个并行比特流，该方法还可以包括由比特延迟模块延迟五个并行比特流中的两个比特流以生成重新排列的并行比特流的步骤。在根据第二方面或根据第二方面的第一实施形式的方法的第二实施形式中，该方法还可以包括由比特延迟模块将两个比特流中的每一个均延迟一个时间块以生成重新排列的并行比特流的步骤。在根据第二方面或根据第二方面的任何前述实施形式的方法的第三实施形式中，星座点可以是根据32-qam的星座点。在根据第二方面或根据第二方面的任何前述实施形式的方法的第四实施形式中，星座点可以包括四组，每组八个星座点。在根据第二方面或根据第二方面的任何前述实施形式的方法的第五实施形式中，重新排列的并行比特流可以标记为b0、b1、b2、b3和b4，复数符号可以包括同相分量si和正交分量sq，该方法还可以包括由调制模块根据以下映射关系将重新排列的并行比特流的并行比特映射到复数符号的步骤：b0b1b2b3b4sisqa0a1000-11a0a100131a0a1010-1-3a0a10113-3a0a1100-15a0a110135a0a1110-51a0a1111-5-3b0b1000-1-1b0b1001-13b0b10103-1b0b101133b0b1100-5-1b0b1101-53b0b1110-1-5b0b11113-5c0c100011c0c10011-3c0c1010-31c0c1011-3-3c0c110051c0c11015-3c0c111015c0c1111-35d0d10001-1d0d1001-3-1d0d101013d0d1011-33d0d11001-5d0d1101-3-5d0d11105-1d0d111153其中a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝1、d0＝0且d1＝0。在根据第二方面或根据第二方面的任何前述实施形式的方法的第六实施形式中，重新排列的并行比特流可以标记为b0、b1、b2、b3和b4，复数符号可以包括同相分量si和正交分量sq，该方法还可以包括由调制模块根据以下映射关系将重新排列的并行比特流的并行比特映射到复数符号的步骤：第二方面及其实施形式的方法与第一方面及其各实施形式的系统具有相同的优势。本发明的第三方面提供了一种用于延迟比特交织编码调制(dbicm)的接收器，包括解调模块和比特延迟模块；其中解调模块配置为接收与复平面中的星座点对应的复数符号，将复数符号映射到多个并行比特流，以及向比特延迟模块提供并行比特流；其中比特延迟模块配置为延迟并行比特流中的至少一个比特流以生成多个并行比特流。第一方面的接收器使用调制模块将复数符号映射到比特流，然后该比特流由延迟模块部分延迟。由于复数符号对应复平面中的星座点，因此复数符号到比特流的映射对应于星座点的标记。根据第一方面的接收器有利地允许精确调整将复数符号映射到比特流所根据的方式，以及对所获得的比特流进行延迟所根据的部分。由于复数符号对应复平面中的星座点，因此根据第一方面的接收器即使在高阶星座情况，例如32-qam，也可以有效地标记星座点。此外，接收器确保了信息以高效率、高可靠性以及高性能接收。在根据第三方面的接收器的第一实施形式中，多个并行比特流可以包括五个并行比特流，比特延迟模块可以进一步配置为延迟五个比特流中的三个以生成重新排列的并行比特流。这确保了在延迟模块中可以根据使传输的效率、可靠性以及性能最大化的工作原理延迟并行比特流。在根据第三方面或第一方面的第一实施形式的接收器的第二实施形式中，比特延迟模块可以进一步配置为将三个比特流中的每一个均延迟一个时间块以生成重新排列的并行比特流。将两个比特流中的每一个均延迟一个时间块，有助于高效率、高可靠性以及高性能的传输。在根据第三方面或根据第三方面的任何前述实施形式的接收器的第三实施形式中，星座点可以是根据32-qam的星座点。这确保了根据第一方面的接收器的调制模块可以根据32-qam在32点星座情况下将重新排列的并行比特流映射到复数符号。在根据第三方面或根据第三方面的任何前述实施形式的接收器的第四实施形式中，星座点可以包括四组，每组八个星座点。这确保了可以利用星座点的规律性，以提高编码和调制的效率及性能。在根据第三方面或根据第三方面的任何前述实施形式的接收器的第五实施形式中，并行比特流可以标记为b0、b1、b2、b3和b4，复数符号可以包括同相分量si和正交分量sq，解调模块可以配置为根据以下映射关系将复数符号映射到并行比特流的并行比特：其中a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝1、d0＝0且d1＝0。这确保了根据第三方面的接收器被提供有映射关系，该映射关系定义了并行比特(即重新排列的并行比特流的并行比特)与由星座点表示的复数符号的关系。从而，根据第三方面的接收器的第五实施形式的映射关系利用重新排列的并行比特流的并行比特的规律性以有效调制已处理的信息。在根据第三方面或根据第三方面的任何前述实施形式的接收器的第六实施形式中，并行比特流可以标记为b0、b1、b2、b3和b4，复数符号可以包括同相分量si和正交分量sq，解调模块可以配置根据以下映射关系将复数符号映射到并行比特流的并行比特：b0b1b2b3b4sisq00000-11000013100010-1-3000113-300100-15001013500110-5100111-5-301000-1-101001-13010103-1010113301100-5-101101-5301110-1-5011113-51000011100011-310010-3110011-3-31010051101015-3101101510111-35110001-111001-3-1110101311011-33111001-511101-3-5111105-11111153这确保了根据第一方面的发送器的调制模块被提供有精确的映射关系，这使得重新排列的并行比特流的并行比特到复数符号的映射具有高效率、高可靠性以及高性能。本发明的第四方面提供了一种操作用于延迟比特交织编码调制(dbicm)的接收器的方法，该方法包括以下步骤：由接收器的解调模块接收与复平面中的星座点对应的复数符号；由解调模块将复数符号映射到多个并行比特流；由解调模块向接收器的比特延迟模块提供并行比特流；由比特延迟模块延迟并行比特流的至少一个比特流以生成多个重新排列的比特流。在根据第四方面的方法的第一实施形式中，多个并行比特流可以包括五个并行比特流，该方法还可进一步包括由比特延迟模块延迟五个比特流中的三个比特流以生成重新排列的并行比特流的步骤。在根据第四方面或根据第四方面的第一实施形式的方法的第二实施形式中，该方法可以进一步包括由比特延迟模块将三个比特流中的每一个均延迟一个时间块以生成重新排列的并行比特流的步骤。在根据第四方面或根据第四方面的任何前述实施形式的方法的第三实施形式中，星座点可以是根据32-qam的星座点。在根据第四方面或根据第四方面的任何前述实施形式的方法的第四实施形式中，坐标点可以包括四组，每组八个星座点。在根据第四方面或根据第四方面的任何前述实施形式的方法的第五实施形式中，并行比特流可以标记为b0、b1、b2、b3和b4，复数符号可以包括同相分量si和正交分量sq，该方法还可以包括由解调模块根据以下映射关系将复数符号映射到并行比特流的并行比特的步骤：其中a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝1、d0＝0且d1＝0。在根据第四方面或根据第四方面中任何前述实施形式的方法的第六实施形式中，并行比特流可以标记为b0、b1、b2、b3和b4，复数符号可以包括同相分量si和正交分量sq，该方法还可以包括由解调模块根据以下映射关系将复数符号映射到并行比特流的并行比特的步骤：b0b1b2b3b4sisq00000-11000013100010-1-3000113-300100-15001013500110-5100111-5-301000-1-101001-13010103-1010113301100-5-101101-5301110-1-5011113-51000011100011-310010-3110011-3-31010051101015-3101101510111-35110001-111001-3-1110101311011-33111001-511101-3-5111105-11111153第四方面及其实施形式的方法与第三方面及其实施形式的接收器具有相同优势。本发明的第五方面提供一种收发器，该收发器包括根据第一方面或根据第一方面任何实施形式的发送器，以及根据第三方面或其任何一种实施形式的接收器。第五方面的收发器与第一方面及其各实施形式中的发送器以及第三方面及其各实施形式的接收器具有相同优势。本发明的第六方面提供一种用于操作根据第五方面的收发器的方法，该方法包括根据第二方面及其任一实施形式的方法的步骤以及根据第四方面及其任一实施形式的方法的步骤。第五方面的方法与第二方面及其各实施形式的方法，以及第四方面及其各实施形式的方法具有相同优势。必须注意的是，本申请中所述的所有设备、元件、单元和装置都可实施于软件或硬件或其任意某种组合中。本申请中所述各实体执行的所有步骤以及描述的所述各实体执行的功能均旨在意指各实体适于或配置为执行各个步骤或功能。即使在以下具体实施例的描述中，外部实体要执行的具体功能或步骤没有反应在执行该具体步骤或功能的那个实体的具体详细的元件的描述中，技术人员应当了解，这些方法和功能是可以在各个软件或硬件或其任意组合中实施。附图说明本发明上述方面与实施形式将在与附图相关的具体实施例的以下说明中进行解释。其中，图1显示了根据现有技术的8-qam的示例dbicm调制方案。图2显示了根据本发明一实施例的发送器的示意概略图。图3显示了根据本发明一实施例的方法。图4显示了根据本发明一实施例的接收器的示意概略图。图5显示了根据本发明一实施例的方法。图6显示了根据本发明一实施例中的收发器的示意概略图。图7显示了根据本发明一实施例的方法。图8显示了根据本发明的发送器与接收器的另一示意概略图。图9显示了根据本发明的比特延迟模块的工作原理。图10显示了根据本发明的比特延迟模块的另一工作原理。图11显示了根据本发明的调制模块的工作原理。图12显示了根据本发明具有32-qam的dbicm的标记方案。图13显示了根据本发明具有32-qam的dbicm的映射关系。图14显示了32-qam的半灰色映射。图15显示了频谱效率模拟器。图16显示了dbicm的误码率模拟器。图17显示了dbicm和bicm的频谱效率。图18显示了dbicm和bicm的频谱效率。图19显示了dbicm和bicm的误码率。具体实施方式图2显示根据本发明一实施例的发送器200。发送器200尤其适用于dbicm。发送器200包括比特延迟模块201与调制模块202。比特延迟模块201配置为接收多个并行比特流203以及延迟接收到的多个并行比特流203中的至少一个比特流204。图2中通过比特延迟模块201内的虚线示出了延迟至少一个比特流204，该虚线与比特延迟模块201内剩余的四条虚线相比，包含更长的虚线。虽然图2只显示了一个比特延迟流204被延迟，但需要注意的是，比特延迟模块201可以配置为延迟任意数量的接收到的并行比特流203，例如，可以延迟接收到的并行比特流203中的一个、两个、三个或四个比特流。通过延迟接收到的多个并行比特流203中的至少一个比特流204，比特延迟模块201能够提供多个重新排列的并行比特流205。重新排列的并行比特流205可以随后提供给调制模块202。在接收到重新排列的并行比特流205后，调制模块202将重新排列的并行比特流205映射到复数符号206。因此，调制模块202使用预先配置的映射关系，该映射关系预先储存在调制模块202中。复数符号206是基于重新排列的并行比特流205生成的，并且复数符号206对应复平面中的星座点。具体而言，多个并行比特流203可选地包括五个并行比特流，比特延迟模块201可选地配置为延迟五个并行比特流中的两个比特流以生成重新排列的并行比特流205。更具体地，比特延迟模块201可以进一步可选地配置为将两个比特流中的每一个延迟一个时间块以生成重新排列的比特流205。特别地，时间块的长度可以与如图1中所描述的传输块101、102中的一个相同。此外，可选地，星座点可以是根据32-qam的星座点。进一步可选地，星座点可以包括四组，每组八个星座点。根据32-qam的星座点以及四组每组八个星座点将在下面的图12中详细描述。对于发送器200，尤其是对比特延迟模块201以及调制模块2020，将在下面的图8至图11中更详细地描述。将在图8至图11中描述的特征是可选的特征。图3显示了根据本发明一实施例的方法300。该方法300对应于图2中的发送器200，并相应地用于操作用于dbicm的发送器200。方法300包括由发送器200的比特模块201接收多个并行比特流203的步骤(s301)。此外，该方法300包括由比特延迟模块201延迟并行比特流203中的至少一个比特流204以生成多个重新排列的并行比特流205的步骤(s302)。该方法300包括另一由比特延迟模块201向发送器200的调制模块202提供重新排列的并行比特流205的步骤(s303)。最后，该方法300包括由调制模块202将重新排列的并行比特流205映射到复数符号206的步骤(s304)，复数符号206对应复平面中的星座点。图4显示了根据本发明一实施例的接收器400。该接收器400尤其适用于dbicm。该接收器400包括解调模块401和比特延迟模块402。解调模块401配置为接收与复平面中的星座点相对应的复数符号403。可由解调模块401接收的复数符号403，尤其可以由如图2中所描述的发送器200向接收器400提供。在接收到复数符号403后，解调模块401将复数符号403映射到多个并行比特流404。因此，解调模块401使用预先配置的映射关系，该映射关系预先储存在解调模块401中。比特延迟模块402配置为接收多个并行比特流404以及延迟多个接收到的并行比特流404中的至少一个比特流405。图4中通过比特延迟模块402中的虚线示出延迟至少一个比特流405，该虚线与比特延迟模块402中的剩余四条虚线相比包括更长的虚线。尽管图4中显示只延迟一个比特流405，但需要注意的是，比特延迟模块402可以配置为延迟任意数量的接收到的并行比特流404，例如，可以延迟接收到的并行比特流404中的一个、两个、三个或四个比特流。通过延迟接收到的多个并行比特流405中的至少一个比特流405，比特延迟模块402可以提供多个重新排列的并行比特流406。需要注意的是，比特延迟模块402可以具体地配置为延迟接收到的并行比特流404中这样的比特流，这些比特流在通过在发送器200中处理并行比特流203而由比特延迟模块201生成的重新排列的并行比特流中未被延迟。更具体地说，重新排列的并行比特流205用于生成复数符号206，该复数符号206从发送器200向接收器400传输，在接收器处作为复数符号403接收，基于复数符号403并行比特流404被生成。具体而言，该多个并行比特流404可选地包括五个并行比特流，比特延迟模块402可选地配置为延迟五个并行比特流中的三个比特流以生成重新排列的并行比特流406。更具体地，比特延迟模块402可以进一步可选地配置为将两个比特流中的每一个均延迟一个时间块以生成重新排列的并行比特流406。具体地，时间块的长度可以与如图1中所描述的传输块101、102中的一个相同。另外，可选地，星座点可以是根据32-qam的星座点。进一步可选地，星座点可以包括四组，每组八个星座点。根据32-qam的星座点以及四组每组八个星座点将在下面的图12中详细描述。对于接收器400，特别是比特延迟模块402以及调制模块401将在下面的图8至图11中更详细地描述。将在图8至图11中描述的特征是可选的特征。图5显示了根据本发明一实施例的方法500。该方法500对应于图4的接收器400，并相应地用于操作用于dbicm的接收器400。该方法400包括由接收器400的解调模块401接收与复平面中的星座点对应的复数符号403的步骤(s501)。此外，该方法500还包括由解调模块401将复数符号403映射到多个并行比特流404的步骤(s502)。该方法500还包括由解调模块401向接收器400的比特延迟模块402提供并行比特流404的步骤(s503)。最后，该方法500还包括由比特延迟模块402延迟并行比特流404中的至少一个比特流405以生成多个重新排列的并行比特流406的步骤(s504)。图6显示了根据本发明一实施例的收发器600。该收发器600尤其适用于dbicm。该收发器600包括图2中所描述的发送器和图4中所描述的接收器。收发器600中包括的发送器200和接收器400还可以包括下图8至13中所描述的可选特征。收发器600中包括的发送器200和接收器400与上图2及图4中所描述的发送器200及接收器400具有相同的特征及功能。因此，图6中描述的与图2或图4中描述的相同的特征用与图2或图4中使用的相同附图标记来标记。在收发器600中，发送器200与接收器400提供的特征和执行的操作可以在共享模块或单元中同时实现。需要注意的是，收发器600同时包括了发送器200和接收器400，以便能够同时发送或接收由另一发送器或接收器发送或接收的信息。图7显示了根据本发明一实施例的方法700。方法700对应于图6中的收发器600，并相应地用于操作用于dbicm的收发器600。方法700包括了图3中所描述的方法300的所有步骤以及图5中所描述的方法500的所有步骤。为了操作收发器600，可以在方法500的方法步骤依次执行之前或之后依次执行方法300的方法步骤。然而，在执行方法700的所有步骤时，也有可能交替地执行方法300或方法500中的至少一个步骤。在执行方法700时，可由共享模块或单元执行方法300的方法步骤以及方法500的方法步骤。需要注意的是，方法700尤其适用于操作同时包括发送器200和接收器400的收发器600，以同时发送或接收由另一发送器或接收器发送或接收的信息。图8显示了根据本发明的发送器200与接收器400的更多细节。图8特别描述了比特延迟模块201、402，调制模块202以及解调模块401工作方式的更多细节。尽管发送器200和接收器400是在单个图中展示的，但它们的相应功能与各实施例相关。标记为π和π-1的块分别是交织器和解交织器。交织通常用于具有信道编码的数字通信系统中，以提高fec码的性能。交织器与解交织器均存在于bicm系统中，该系统用作dbicm的现有技术。它们在图8中的出现仅出于方案完整性(完整的通信系统)的考虑，与本发明并不直接相关。对发送器200和接收器400的描述指的是与根据32-qam的星座点对应的复数符号的传输。在这种情况下，每个传输的复数符号都是通过五比特(也可被称为五比特串)到一个复数的映射而形成的。在图8的发送器200中，发送器200的编码器enc提供的码字被标识为矢量索引t标识给定码字在传输码字序列中的位置。这里，矢量的长度为n＝5m比特(n和m为正整数)，其中，矢量定义为在下一个步骤中，矢量在串/并行转换器s/p中进行处理。在串/并行转换器s/p的输出一侧，被分为五个并行比特流：即分为多个并行比特流203。这五个并行比特流203在比特延迟模块201处重新排列，其中，五个并行流中的两个在这里示例性地延迟了1个时间块，接着，在调制模块202中转换为构成矢量的复数符号206。在接收器400中，逆运算应用于接收到的复数符号的矢量(对应于矢量)，目的是估计时刻t的码字解调模块401在时刻t解调每个符号的前两个比特，生成和据此，码字在解码器dec中解码，并进行可选的纠错。然后将每个符号中前两个比特的信息反馈给解调模块401，该信息用于在时刻t+1解调每个符号剩余的3个比特，生成将用于评估的和在比特延迟模块402中，由解调模块401获得的并行比特流404可以重新排列，尤其是通过在这里示例性地延迟获得的并行比特流404中的三个比特流。比特延迟模块402的输出(即重新排列的比特流406)被转发至并/串行转换器p/s，其中，在提供给解码器dec之前获得。为了从并行比特流203获得复数符号206，发送器200中的比特延迟模块201和调制模块202执行以下过程：1)在比特延迟模块201中，根据优选的2+3dbicm方案，延迟1个时间块，对并行比特流203进行重新排列。a.在该方案中，流和与来源于前序码字的流与结合在一起。b.此外，流和被延迟以将其与后续流和结合在一起。c.这种重新排列发生于所有生成的码字上。2)调制模块202中每组的5个比特到复数符号206的具体映射将在下面详细描述。3)在接收器中，在比特延迟模块402与解调模块401中进行与上述第1项和第2项相关的反向操作。图9显示了根据本发明的比特延迟模块201的工作原理。图9特别展示了将码字(在串/并行转换器s/p中处理后，在比特延迟模块201中作为并行比特流203处理)重新排列到码块(即重新排列的比特流205)的过程，该码块继而可以输入到调制模块202中。图10显示了根据本发明的比特延迟模块201的另一个工作原理。特别地，图10分别展示了在时间t、t+1和t+2的三个连续码块的序列，这些码块由比特延迟模块201输出作为重新排列的并行比特流205，并且可以提供给调制模块202。图11显示了根据本发明的调制模块202的工作原理。在由比特延迟模块201确定重新排列的并行比特流205后，重新排列的并行比特流205随后可以提供给调制模块202。如图11所示，重新排列的并行比特流205可以标记为和在接收到重新排列的并行比特流205后，调制模块202(调制器)将重新排列的并行比特流205映射到构成矢量的复数符号206。因此，如下图12和图13中的详细展示，调制模块202优选使用预先配置的映射关系，该映射关系预先储存在调制模块202中。特别地，调制模块202在时间t处理五个并行比特d0(t)、d1(t)、d2(t)、d3(t)和d4(t)以获得复数符号(包括同相分量si和正交分量sq)，其中，五个并行比特d0(t)、d1(t)、d2(t)、d3(t)和d4(t)中的每一个比特都是在时间t从标记为和的5个重新排列的并行比特流205的对应流中获得的比特。图12显示了根据本发明的具有32-qam的dbicm的标记方案(也可以称之为映射关系1200)。图12特别展示了映射关系1200，根据该映射关系，调制模块202通过指定对应五个并行比特(即5比特串)的同相分量si和正交分量sq将重新排列的并行比特流205(即和)的并行比特映射到复数符号206，其中，比特在给定时间t从重新排列的并行比特流205之一获得，据此，解调模块401通过指定对应于同相分量si与正交分量sq的并行比特流404的5个并行比特将复数符号403映射到并行比特流404(即和)的并行比特。在图12中，映射关系1200的一个映射示例被标记，其中五个比特“10111”映射到对应于星座点1201的复数符号，其中，同相分量为5与正交分量为﹣3。如上所描述的，特别是如图8中所描述的根据优选的2+3dbicm方案在比特延迟模块201中被执行一样，如果图12中的映射关系1200与并行比特流203的重新排列原则相结合运用于发送器200，则尤其可以实现本发明的有利效果。这同样适用于接收器400中的相应部分。映射关系1200中显示的星座点尤其可以是根据32-qam的星座点。映射关系1200在应用于32-qam领域时尤其可以实现其有益效果。更具体地，星座点可以包括四个组(即集合1、集合2、集合3和集合4，如图12左上方所示)，每组八个星座点。在图12中，每个组标记(即矩形、菱形、圆形和三角形)分别代表由八个星座点构成的不同组。每组集合内部都可应用准灰色映射。当分别观察这四组每组的八个星座点时，可以看到这八个星座点在复平面上形成了一个l形。在图12中，通过虚线绘制的l形1202，举例说明了属于组“集合3”的星座点。对于每个组，l形可以以不同方式旋转。四个组中的每个组都包含星座点，其对应的5比特串在5比特串的前2个比特中是完全相同的。例如，图12中对应于组“集合3”的星座点都是用“10”开头的5比特串标记，只在后三个比特有所区别。映射关系1200可以利用这些规律以提高发送器200或接收器400的性能和效率。图13显示了根据本发明的具有32-qam的dbicm映射关系1300。表1301和表1302提供了不同的映射关系1300。在表1301、1302的每一行都提供了并行比特(即在预先定义的时间t，五个并行比特流205、404的并行比特，也就是5比特串)d0(t)、d1(t)、d2(t)、d3(t)和d4(t)到复数符号206、403的同相分量si与正交分量sq的映射。为了通过利用图13中表1301的映射关系1300提高发送器200或接收器400的性能和效率，以及映射的灵活性，用变量a0,a1,b0,b1,c0,c1,d0,d1标记预定义字段。根据下面24行中的一行，这些变量可以被分配一组值，其中，表1301产生的每一个可能的映射关系由下面24行中的一行的一组值填充，代表发送器200或接收器400的有效操作配置。24组值如下所示：a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝0、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝0、b1＝0、c0＝1、c1＝1、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝0、a1＝1、b0＝1、b1＝0、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝0、a1＝1、b0＝1、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝0、c0＝1、c1＝1、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝1，或a0＝1、a1＝0、b0＝0、b1＝1、c0＝1、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝0、b0＝1、b1＝1、c0＝0、c1＝1、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝0、c1＝1、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝0、c0＝1、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝0、c1＝0、d0＝1且d1＝0，或a0＝1、a1＝1、b0＝0、b1＝1、c0＝1、c1＝0、d0＝0且d1＝0，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝0、d0＝0且d1＝1，或a0＝1、a1＝1、b0＝1、b1＝0、c0＝0、c1＝1、d0＝0且d1＝0。表1301中提供的可能的映射关系可以对应于图12中所示的星座点，并实现了提高根据本发明的发送器200和接收器400的可靠性、效率和性能的优势。更优选地，表1302显示的映射关系提供了并行比特(即在预定义时间t的五个并行比特流的并行比特)d0(t)、d1(t)、d2(t)、d3(t)和d4(t)到复数符号206、403的同相分量si与正交分量sq的精确映射。表1302中提供的映射关系精确对应于图12所示的星座点，并实现了提高根据本发明的发送器200和接收器400可靠性、效率和性能的优势。根据本发明的dbicm的映射关系不仅改进了传统的dbicm，而且与编码调制的现有技术bicm相比也有所改进。如图12和13所描述的，根据本发明的dbicm的映射关系的优势尤其是基于比特到星座点的映射。因此，下面提供性能分析，这证明了其有利效果。为了比较根据本发明的dbicm的映射关系的性能结果，我们使用了32-qam交叉星座的准灰色标记和bicm方案，这是已知的bicm的最佳标记。图14显示了32-qam的半灰色映射1400，用于与根据本发明的dbicm的映射关系的结果进行比较。为了显示根据本发明的dbicm的映射关系在与32-qam准灰色系统中的基线bicm方案相比较时的性能增益，下面提供了频谱效率分析和误码率(ber)曲线。图15显示了频谱效率模拟器1500的示意概略图，该模拟器可用于根据本发明的dbicm的映射关系的性能测试，以及传统dbicm和bicm的性能测试。图16显示了误码率模拟器1600的示意概略图，该模拟器可用于根据本发明的dbicm的映射关系的性能测试，以及传统dbicm和bicm的性能测试。图17和18显示了根据本发明的dbicm和bicm的映射关系的频谱效率1700、1800。竞争方案的频谱效率1700、1800基于加性高斯白噪声(awgn)信道。根据本发明的具有一个时间块延迟的优选2+3dbicm方案接近高信噪比snr下的星座容量。从4比特/符号的操作点来看，相对于bicm的0.3db的增益是值得注意的。为了获得ber结果，在编码系统中实现了一个被测试的dbicm系统(包括发送器200和接收器400)。在这种情况下，实现了速率为0.8、块长为15303比特的低密度奇偶校验(ldpc)编码器/解码器。图19显示了根据本发明的dbicm和bicm的映射关系的误码率1900。图19主要对比了根据本发明的dbicm方案和基线bicm方案的ber曲线。为了得到此结果，在dbicm方案的情况下，假设解码过程中使用的比特是已知的。如在图19中可以注意到的，根据本发明的dbicm方案与bicm相比，提高了性能，正如频谱效率分析所预期的一样。图19中所示的结果显示了根据本发明的dbicm方案相对于基线准灰色32-qambicm的增益为0.2db。图17至19中所示对比根据本发明的dbicm和bicm的所有性能结果同样可用于对比根据本发明的dbicm和传统的dbicm。本发明已结合作为示例的各种实施例和实施方式进行了描述。然而，通过对附图、本公开和独立权利要求的研究，本领域的技术人员以及对发明进行实践的人员都可以理解和实现其他变型。在权利要求以及说明书中，“包括”一词不排除其他要素或步骤，不定冠词“一”或“一个”不排除多个。单个要素或其他单元可以实现权利要求中列举的多个实体或项目的功能。在相互不同的从属权利要求中列举的某些措施的仅有事实并不表示这些措施的组合不能用于有利的实施方式中。当前第1页12