本申请要求于2017年5月2日提交的欧洲专利申请号117169020.9的优先权，该申请通过引用合并于此。
本发明的实施例涉及应答器内的有源负载调制时钟的同步方法以及对应的应答器。
背景技术
应答器可以是无源应答器，即，执行由读取器生成的磁场的负载调制。
应答器可以是有源应答器。当应答器是有源应答器时，即，当使用有源负载调制(alm)来向读取器传输信息时，该应答器生成模拟磁场，该磁场模拟由无源应答器执行的读取设备场的负载调制。
在由无源负载调制生成的信号不足够强到能被rfid询问器设备或读取器检测到的情况下，需要使用alm。当发射应答器的天线较小或位于具有挑战性的环境中时，就是这样的情况。
所有alm系统对于有源地传输如下的alm载波频率脉冲串都具有相同的要求，这些alm载波频率脉冲串与读取器的载波频率相同。这意味着alm载波频率的每个脉冲串以与由读取器发射的载波信号相同的相位差开始。不变的相位也意味着两个频率是相同的。在iso/iec14443标准的修订草案中，与完整的应答器应答帧内的读取器载波信号相比，应答器应答信号的最大相移被规定为30°。
alm载波和读取器载波之间的恒定相位差例如可以通过以下方式来实现。
一旦alm传输开始(完整的传输序列被称为帧，并且包括由间隙分隔的一系列载波脉冲串)，应答器中的频率源被用于生成alm载波频率。当没有发射实际载波脉冲串时，该频率源在帧中的间隙期间偶尔被校正。在这些间隙期间，只有读取器载波信号(在应答器天线上)出现，因此参考频率可用于重新调整alm载波频率源。在每个传输帧内执行读取器载波频率和alm载波频率之间的这种同步，并且因此这种同步在下文被称为帧内同步(ifs)。
在ep2727255b1中公开了一种执行ifs的设备的示例。
更准确地说，具有压控振荡器(vco)的锁相回路(pll)用于产生alm时钟，该pll生成具有与询问器载波频率相等的频率的时钟信号。在应答器应答帧之外，当载波时钟在pll输入处始终可用时，pll被置于锁定模式。在该锁定模式下，反馈被闭合并且pll被锁定到数字化读取器载波信号。
在应答器应答帧中，当发生alm传输时，pll被置于保持模式。
在保持模式下，pll反馈被断开并且vco继续以先前建立的频率运行。vco的自由操作频率由存储在环路滤波器中的电荷来限定。读取器载波信号与由vco生成的alm载波信号之间的频率差导致了alm载波信号相对于询问器载波信号的相移。
这种频率差是由若干来源造成的。
第一来源是由其中感应dco的pll系统生成的频率和在pll被暂停之前的时刻的输入载波信号的差异。
第二来源是将pll置于保持模式的开关电荷注入(由开关注入的电荷改变vco控制引脚上的电压，这导致vco频率的改变)。
第三影响是vco控制引脚和环路滤波器上的泄漏(环路滤波器输入处于高阻抗状态，该输入上的电压由存储的电荷限定，电荷被电子元件的泄漏电流修改)。
由上述频率差的来源导致的相移必须在它漂移超过所规定的最大值之前被校正。这是通过在应答器应答帧内的适当时刻闭合pll反馈环路来进行的，此时不发生alm传输并且从询问器载波信号提取的时钟信号在pll输入上被恢复。
然而，alm载波脉冲串在应答器天线处、在每个alm载波脉冲串生成之后产生信号振荡。而且，这种振荡可能会干扰读取器载波频率和alm载波频率之间的同步。
在wo2015/003870a1中已经公开了这个问题的解决方案。
更准确地说，在本文中，alm载波脉冲串是通过二进制相移键控(bpsk)编码而从子载波调制生成的。
在两个传输脉冲串之间的间隙中执行同步。然而，由于发射脉冲串周期期间的较高振幅以及天线的振荡特性，在不应用特定措施的情况下，应答器的天线上的信号幅度缓慢衰减。而且，在没有这些特定措施的情况下，电感容量天线上的信号衰减将持续过长时间，并且没有足够的时间用于重新同步。
因此，在wo2015/003870a1中公开的用于缩短这种衰减的解决方案包括通过特定的阻尼装置来执行对振荡的受控阻尼，该阻尼装置快速地停止由alm传输建立的振荡。
然而，这样的阻尼系统增加了alm应答器的复杂性。
技术实现要素：
本发明的实施例涉及应答器与读取器之间的无线通信，在特定实施例中涉及在13.56mhz下操作的rfid应答器与读取器之间的高频通信，特别涉及使用有源负载调制(alm)与读取器进行通信的rfid应答器，并且更具体地涉及读取器载波频率与alm载波频率之间的同步。
本发明的实施例可以以更简单的方式执行读取器载波频率与alm载波频率之间的帧内同步(ifs)，从而实现成本降低和面积减小。
根据一个实施例，因此提出在不通过专用阻尼系统来执行任何控制阻尼的情况下，在bpsk(二进制相移键控)码的一些相位改变发生时执行应答器的帧内同步。
根据一个方面，提出了一种使用有源负载调制(被称为alm)从应答器到读取器的无线通信的方法，包括从应答器到读取器的帧传输以及在每个传输帧内执行的读取器载波频率与alm载波频率之间的同步。
每个帧传输包括通过bpsk数据编码从子载波调制生成的alm载波脉冲串，并且在每个alm载波脉冲串生成之后在应答器天线处产生信号振荡。
根据这一方面，在数据编码的如下每个相位改变处发生同步，在该相位改变之前的子载波的半周期期间和在该相位改变之后的子载波的半周期期间没有脉冲串被生成，并且应答器天线具有适度的品质因数，该品质因数足以自然地阻尼信号振荡并且在不执行任何受控信号振荡阻尼的情况下允许同步。
换言之，当bpsk信号的相位改变以使得此处伴随着没有传输的子载波半周期时，存在可用于执行同步的16个载波周期。这就是天线lc谐振腔要使用足以衰减自感应振荡并对读取器执行同步的适度q因数的情况。
因此，自然振荡阻尼足以允许同步，并且不需要通过特定阻尼系统的附加受控振荡阻尼。
本领域的普通技术人员将能够根据应用而选择这种适度的天线品质因数的值，以允许这样的帧内同步而不需要执行受控信号振荡阻尼。
作为非限制性的示例，小于或等于8的品质因数可以被认为是可接受的适度品质因数。
在品质因数足够低、例如小于4的情况下，自然振荡阻尼过快以致于能够在bpsk码的每个非调制部分中进行同步，而无需附加的受控振荡阻尼。
然而，优选的是，在alm传输的上下文中不使用如此低的品质因数，因为在使用低品质因数的情况下，alm发射将不得不在更高的功率下进行，以在读取器天线上获得相同的结果。
因此，为了限制功率，优选的是，应答器天线的品质因数大于或等于4。
iso/iec14443b型数据字节包括8个数据位，起始位为0，并且终止位为1。这确保了至少一个如下的bpsk相位改变，在该bpsk相位改变中16个载波周期可用于每10位的同步。然而，在iso/iec14443b型中，从应答器到读取器的传输帧在第一数据字节之前包括所谓的帧起始(sof)，该sof包括至少10位“0”和2位“1”。因此，在最坏的情况下(sof)，能够执行同步的两个相位改变之间的最小时间是12位。
两个频率的最大差异可以根据两次同步之间的最大允许相移和时间来计算。iso/iec14443-2的修正草案中规定的最大相移为30°(一个载波频率周期的1/12)。在106kb/s下的12位中，存在13.56mhz载波信号的1536个周期，这导致54ppm(约735hz)的最大差异。
因此，建议在同步未完成时的12位保持持续时间内，将所生成的alm频率保持稳定。
而且，使用数控振荡器的数字pll系统例如能够满足这样的要求。
因此，根据一个实施例，alm载波由包括数控振荡器的数字锁相回路提供，数字锁定回路接收读取器载波并且处于保持模式和锁定模式，在该保持模式中反馈回路在每个同步之间被断开，在该锁定模式中反馈回路被闭合以执行每次同步。
根据另一方面，提出了一种应答器，该应答器配置为使用有源负载调制(alm)向读取器无线通信，该有源负载调制(alm)包括发射器，发射器被配置为通过天线将包括alm载波脉冲串的帧传输到读取器。发射器包括编码器和调制器，编码器被配置为执行二进制相移键控数据编码，调制器被配置为利用数据编码来执行子载波调制并且生成alm载波脉冲串，导致在每个脉冲串生成之后在应答器天线处的信号振荡。同步电路被配置为在每个传输帧内，在数据编码的如下每个相位改变处执行读取器载波频率与alm载波频率之间的同步，在该相位改变之前的子载波的半周期期间和在该相位改变之后的子载波的周期期间没有脉冲串被生成。应答器天线具有适度的品质因数，典型地小于或等于8，并且优选地大于或等于4，该品质因数足以自然地阻尼信号振荡并且在不执行任何受控信号振荡阻尼的情况下允许同步。
根据一个实施例，同步电路包括数字锁相回路，该数字锁相回路包括数控振荡器和控制器，该控制器被配置为将数字锁相回路置于保持模式并且闭合反馈回路以用于执行每个同步，在该保持模式中反馈回路在每次同步之间被断开。
根据一个实施例，应答器被配置为根据iso/iec14443b型协议来向读取器无线通信。
附图说明
本发明的其他优点和特征将出现在下文的详细描述和附图中，这些描述和附图不是限制性的，其中：
图1至图7图示了本发明的特定实施例。
具体实施方式
在图1上，附图标记tg指示应答器或标签，该应答器或标签被配置为根据例如iso/iec14443b型协议向读取器rd通信，该读取器rd读取有源负载调制alm。在这样的上下文中，符合标准的内容符合在本专利的有效提交日期存在的标准版本。
应答器tg包括发射器，该发射器被配置为通过具有适度品质因数(更确切地，小于或等于8的品质因数)的天线ant，将包括alm载波脉冲串的帧传输到读取器rd。
天线包括电感元件l以及一个或多个电容器c。
应答器包括耦合到解码电路12的解调电路10，以用于通过天线ant从读取器rd接收数据。
解码电路12将数据提供给处理单元13、例如处理器，该处理单元13也提供要发送给读取器的数据。
该数据可以是例如nfc(近场通信)应用的应用数据，nfc应用诸如是交易，诸如支付。
电路11提取时钟信号ckl，该时钟信号ckl具有与读取器载波频率相等的频率，该频率在iso/iec14443中例如等于13.56mhz。
发射器包括编码器14，该编码器14被配置为在此执行二进制相移键控(bpsk)数据编码。
编码器使用子载波(这里是847.5khz子载波)向调制器17(属于发射器)提供数据调制信号sd。
如图2所示，要被传输的位b的一个位周期包含8个子载波周期t1。
位b的逻辑值取决于该位周期开始时的高状态或低状态。例如，以高状态开始并以低状态结束的位周期可以被认为是逻辑“1”，而以低状态开始并以高状态结束的位周期可以被认为是逻辑“0”。当然，这个惯例可能会颠倒过来。
图3图示了被包含在数据信号sd中的一系列1、0、1、0位的示例。
卡和读卡器之间的数据通信使用lsb优先数据格式来执行。如图4所示，数据的每个字节by以“0”起始位和“1”终止位进行传输。终止位、起始位和每个数据位的长度为一个基本时间单元(etu)(9.439μs)。iso/iec14443将一个字符(位)定义为包括一个起始位、八个数据位(lsb优先、msb最后)和一个终止位。
此外，每个帧fr在第一数据字节by之前包括所谓的帧起始(sof)，该帧起始(sof)包括至少10位“0”和2位“1”。
调制器17接收调制数据信号sd以及有利地由数字锁相环路(dpll)16提供的alm时钟信号ckalm。调制器17被配置为利用数据编码来执行子载波调制，以用于生成到天线ant的信号stx。
如图5所示，该信号stx包括alm载波sc的脉冲串bst(在此，alm载波sc的频率等于13.56mhz)。
两个连续脉冲串bst由一个间隙分开，在该间隙中没有信号从应答器被传输到读取器。
子载波周期t1的存在信号传输的每个半周期包含载波信号sc的8个周期。
图6中图示了天线处的信号stx和对应的信号stxa。
如图6所示，alm载波脉冲串bst的每次生成在这样的生成之后、在天线处产生信号振荡osc，该信号振荡由于天线的品质因数而自然地衰减。
而且，这种自然阻尼足以在不需要通过特定阻尼系统对振荡进行附加的受控阻尼的情况下允许帧内同步，这将在下文中更详细地进行解释。
在图6中，存在于天线处的信号srd对应于存在于应答器天线上的读取器载波信号。
如果现在再次参考图3，看起来在帧传输期间可能发生一些相位改变pch1、pch2、pch3。
每个相位改变发生在具有两个不同逻辑值的两个连续位被传输的时候。
取决于两个位之间是1到0转变或是从0到1转变，相位改变可以发生在没有来自应答器的信号传输的一个间隙期间(例如对于相位改变pch1和pch3)，或者发生在存在来自应答器的信号传输的一个时段期间(例如对于相位改变pch2)。
换言之，如图5所示，当在相位改变pch1之前的子载波的半周期ta2和在该相位改变之后的半周期ta1期间没有脉冲串被生成时，发生类似相位改变pch1的相位改变。
而且，这种相位改变将被用于触发读取器载波频率与alm载波频率之间的重新同步。
这在图6的底部被示出。同步发生在同步周期tc期间，该同步周期tc开始于pch1型的每个相位变化处，并且直到下一个脉冲串bst的生成。
现在再次参考图1，同步电路被配置为在pch1型的每个相位改变处执行读取器载波频率与alm载波频率之间的帧内同步，该同步电路包括数字锁相环路(dpll)16，并且控制器15被配置为在每个相位改变pch1处递送控制信号sctrl。
控制器可以被实现为软件模块或通过逻辑电路来实现。
当控制信号sctrl具有第一逻辑值时，控制器被配置为将dpll16置于保持模式，在该保持模式中，反馈回路在每个帧内同步之间被断开。
而且，在每个相位改变pch1处，控制信号strl具有第二逻辑值，响应于该第二逻辑值，控制器被配置为使dpll16处于闭合反馈回路的锁定模式，以用于在同步周期tc期间执行帧内同步。
如图7所示，dpll16包括基于时间到数字转换器的相位频率检测器160，接着是数字环路滤波器161，随后是数控振荡器(dco)162，随后是分频器163，例如分数σ-δ(delta-sigma)分频器。分频器的输出连接到基于时间到数字转换器的相位频率检测器160的第二入口。
高效实现(体积小)需要在高频下(几百mhz或更高)运行dco。这就是为什么在这里提供分频器模块来生成alm时钟ckalm以使其与读取器载波频率(此处等于13.56mhz)同相的原因。
基于时间到数字转换器的相位频率检测器160的第一输入接收从读取器载波信号提取的时钟信号ckr。
dco由数字环路滤波器161递送的dco控制字所控制。
当dpll响应于控制信号sctrl而被置于保持模式时，反馈回路被断开，并且在断开回路之前的最后一个dco控制字被存储并用于控制处于保持模式的dco。
由于dco控制是数字的，所以在使用dco的系统中的频率差异的唯一来源是由其中感应dco的pll系统生成的频率与在pll处于保持之前的时刻的输入载波信号的差异。在给定控制字值处的dco频率仅在电源电压或温度变化的情况下漂移。这些变化在对应于应答器应答持续时间(几十毫秒)的时间段内可忽略不计。
如上所指示，考虑到包括sof的帧的结构，每12位发生pch1型(即，其中16个载波周期可用于同步)的至少一个bpsk相位改变。考虑到字节的结构(一个起始位、八个数据位和一个终止位)，每10位发生pch1类型的至少一次bpsk相位改变。当然，取决于该帧的传输字节的八个数据位的逻辑值，pch1型的一个或多个其他bpsk相位改变可能在字节传输期间发生，即在10位持续时间期间发生。
但是，当最终没有完成同步时，使用dpll将允许在12位持续时间内满足稳定生成频率的要求。