极化码的速率匹配、解速率匹配方法及设备与流程
本申请实施例涉及编译码技术领域，尤其涉及一种极化码的速率匹配、解速率匹配方法及设备。
背景技术：
通信系统通常采用信道编码提高数据传输的可靠性，以保证通信的质量。土耳其教授arikan提出的极化码(polarcodes)是第一个理论上可以达到香农容量且具有低编译码复杂度的好码。因此，polar码在5g中具有很大的发展和应用前景，并在第三代合作伙伴项目(the3rdgenerationpartnerproject，3gpp)无线接入网(radioaccessnetwork，ran1)第87次会议上被接纳用于控制信道编码。
在具体实现过程中，原始polar码(母码)的码长为2的整数次幂，在实际应用中需要通过速率匹配实现任意码长的polar码。现有技术采用打孔(puncture)或缩短(shorten)等方案实现速率匹配。即现有技术在编码时进行速率匹配，对超过目标码长的母码进行打孔或缩短达到目标码长，译码时进行解速率匹配，对接收到的译码序列进行填充恢复至母码码长。然而，目前针对polar码的速率匹配方案，存在译码性能不高的问题，因此，亟需提供一种速率匹配方法，以提高译码性能。
技术实现要素：
本申请实施例提供一种极化码的速率匹配、解速率匹配方法及设备，以提高译码性能。
第一方面，本申请实施例提供一种极化码的速率匹配方法，包括：
根据编码约束关系获取长度为n的待编码序列，并对所述待编码序列进行极化编码，得到编码后序列，所述编码约束关系用于指示待编码序列中的至少两个约束位置，以及位于所述至少两个约束位置的比特的取值相同；
根据速率匹配图样中的匹配位置对所述编码后序列进行打孔或缩短操作，得到长度为m的速率匹配序列，其中，所述速率匹配图样中包括多个连续的匹配位置，可以在获取匹配位置时，将搜索可用匹配位置的次数由
本实施例基于编码约束关系以及匹配位置连续来进行polar码的速率匹配，可以提高译码性能。
在一种可能的设计中，所述编码约束关系的数量为至少一个，所述至少一个编码约束关系对应的所有约束位置的数量与所述编码约束关系的数量的差值与所述匹配位置的数量相等，可以满足码率无损原则，使得码率可以取0至1之间的任意值。
在一种可能的设计中，所述根据编码约束关系获取长度为n的待编码序列之前，所述方法还包括：
根据所述速率匹配图样中的匹配位置从编码矩阵中获取匹配列，其中，所述匹配列在所述编码矩阵中的排序与所述匹配位置在所述速率匹配图样中的排序位置相同；
根据预设构造序列以及与每个匹配位置的排序位置相同的匹配列，获取每个所述匹配位置对应的求解表达式，其中，所述预设构造序列为所述待编码序列的构造序列，所述求解表达式的值为0；
根据每个所述匹配位置对应的求解表达式，获取所述编码约束关系。
在一种可能的设计中，所述根据所述速率匹配图样中的匹配位置从编码矩阵中获取匹配列，包括：
根据所述速率匹配图样中的匹配位置，从所述编码矩阵中提取初始矩阵；
对所述初始矩阵中的元素1进行高斯消元处理，得到匹配矩阵，所述匹配矩阵中的列为所述匹配列。
通过提取初始矩阵并进行高斯消元处理，对编码矩阵进行了简化，从而可以快速获取编码约束关系。
在一种可能的设计中，所述根据编码约束关系获取长度为n的待编码序列，包括：
根据所述编码约束关系、位于所述编码约束关系中的各约束位置的第一比特的属性以及位于所述编码约束关系之外的第二比特的属性，获取所述待编码序列，其中，比特的属性为冻结比特或信息比特。
在一种可能的设计中，所述根据所述编码约束关系、位于所述编码约束关系中的各约束位置的第一比特的属性以及位于所述编码约束关系之外的第二比特的属性，获取所述待编码序列之前，所述方法还包括：
确定预设构造序列中位于所述编码约束关系中的各约束位置的所述第一比特的属性，所述预设构造序列为所述待编码序列的构造序列；
确定所述预设构造序列中所述第二比特的属性，其中，所述第二比特为所述预设构造序列中除所述第一比特之外的比特，比特的属性为冻结比特或信息比特。
通过先构造编码约束关系中的约束位置的比特的属性，在构造其它位置的比特的属性，可以保证信息比特和冻结比特在数量和属性上正确。
在一种可能的设计中，所述确定预设构造序列中位于所述编码约束关系中的各约束位置的第一比特的属性，包括：
根据预设构造方法在每个所述编码约束关系的各约束位置对应的所述第一比特中确定一个第一信息比特；
将各约束位置对应的第一比特中除所述第一信息比特之外的第一比特确定为第一冻结比特，其中，所述第一冻结比特的取值满足所述编码约束关系。
在一种可能的设计中，所述确定所述预设构造序列中第二比特的属性，包括：
根据预设信息比特序列的长度和所述第一信息比特的数量，确定所述第二比特中第二信息比特的数量；
根据所述预设构造方法和所述第二信息比特的数量，在所述第二比特中确定所述第二信息比特和第二冻结比特，所述第二冻结比特的取值为预设固定值。
第二方面，本申请实施例提供一种极化码的解速率匹配方法，包括：
接收发送设备发送的长度为m的速率匹配序列；
根据速率匹配图样对所述速率匹配序列进行解速率匹配，得到长度为n的待译码序列，所述速率匹配图样中包括多个连续的匹配位置，所述n和所述m为整数，所述m小于n；
根据译码约束关系对所述待译码序列进行译码，得到译码后序列，所述译码约束关系用于指示待译码序列中的至少两个约束位置，以及位于所述至少两个约束位置的比特的译码结果相同。
在一种可能的设计中，所述译码约束关系的数量为至少两个，至少两个所述译码约束关系对应的所有约束位置的数量与所述译码约束关系的数量的差值与所述匹配位置的数量相等。
在一种可能的设计中，若所述待译码序列中的第一待译码比特位于所述译码约束关系中的约束位置，所述根据所述译码约束关系对所述待译码序列进行译码，包括：
判断与所述第一待译码比特位于同一译码约束关系中的第二待译码比特是否被译码；
若是，则将所述第一待译码比特的值设置为与所述第二待译码比特的值相同；
若否，则对所述第一待译码比特进行译码，得到所述第一待译码比特的值。
第三方面，本申请实施例提供一种发送设备，包括：
编码模块，用于根据编码约束关系获取长度为n的待编码序列，并对所述待编码序列进行极化编码，得到编码后序列，所述编码约束关系用于指示待编码序列中的至少两个约束位置，以及位于所述至少两个约束位置的比特的取值相同；
速率匹配模块，用于根据速率匹配图样中的匹配位置和所述编码后序列，得到长度为m的速率匹配序列，其中，所述速率匹配图样中包括多个连续的匹配位置，所述编码后序列中所述匹配位置对应的编码比特为0，所述n和所述m为整数，所述m小于n；
发送模块，用于向接收设备发送所述速率匹配序列。
在一种可能的设计中，所述编码约束关系的数量为至少一个，所述至少一个编码约束关系对应的所有约束位置的数量与所述编码约束关系的数量的差值与所述匹配位置的数量相等。
在一种可能的设计中，还包括：关系获取模块，用于在根据编码约束关系获取长度为n的待编码序列之前，根据所述速率匹配图样中的匹配位置从编码矩阵中获取匹配列，其中，所述匹配列在所述编码矩阵中的排序与所述匹配位置在所述速率匹配图样中的排序位置相同；
根据预设构造序列以及与每个匹配位置的排序位置相同的匹配列，获取每个所述匹配位置对应的求解表达式，其中，所述预设构造序列为所述待编码序列的构造序列，所述求解表达式的值为0；
根据每个所述匹配位置对应的求解表达式，获取所述编码约束关系。
在一种可能的设计中，所述关系获取模块还具体用于：
根据所述速率匹配图样中的匹配位置，从所述编码矩阵中提取初始矩阵；
对所述初始矩阵中的元素1进行高斯消元处理，得到匹配矩阵，所述匹配矩阵中的列为所述匹配列。
在一种可能的设计中，所述编码模块具体用于：
根据所述编码约束关系、位于所述编码约束关系中的各约束位置的第一比特的属性以及位于所述编码约束关系之外的第二比特的属性，获取所述待编码序列，其中，比特的属性为冻结比特或信息比特。
在一种可能的设计中，还包括：比特属性确定模块，用于在根据所述编码约束关系、位于所述编码约束关系中的各约束位置的第一比特的属性以及位于所述编码约束关系之外的第二比特的属性，获取所述待编码序列之前，确定预设构造序列中位于所述编码约束关系中的各约束位置的所述第一比特的属性，所述预设构造序列为所述待编码序列的构造序列；
确定所述预设构造序列中所述第二比特的属性，其中，所述第二比特为所述预设构造序列中除所述第一比特之外的比特，比特的属性为冻结比特或信息比特。
在一种可能的设计中，所述比特属性确定模块具体用于：
根据预设构造方法在每个所述编码约束关系的各约束位置对应的所述第一比特中确定一个第一信息比特；
将各约束位置对应的第一比特中除所述第一信息比特之外的第一比特确定为第一冻结比特，其中，所述第一冻结比特的取值满足所述编码约束关系。
在一种可能的设计中，所述比特属性模块具体用于：
根据预设信息比特序列的长度和所述第一信息比特的数量，确定所述第二比特中第二信息比特的数量；
根据所述预设构造方法和所述第二信息比特的数量，在所述第二比特中确定所述第二信息比特和第二冻结比特，所述第二冻结比特的取值为预设固定值。
第四方面，本申请实施例提供一种接收设备，包括：
接收模块，用于接收发送设备发送的长度为m的速率匹配序列；
解速率匹配模块，用于根据速率匹配图样对所述速率匹配序列进行解速率匹配，得到长度为n的待译码序列，所述速率匹配图样中包括多个连续的匹配位置，所述n和所述m为整数，所述m小于n；
译码模块，用于根据译码约束关系对所述待译码序列进行译码，得到译码后序列，所述译码约束关系用于指示待译码序列中的至少两个约束位置，以及位于所述至少两个约束位置的比特的译码结果相同。
在一种可能的设计中，所述译码约束关系的数量为至少两个，至少两个所述译码约束关系对应的所有约束位置的数量与所述译码约束关系的数量的差值与所述匹配位置的数量相等。
在一种可能的设计中，若所述待译码序列中的第一待译码比特位于所述译码约束关系中的约束位置，所述译码模块具体用于：
判断与所述第一待译码比特位于同一译码约束关系中的第二待译码比特是否被译码；
若是，则将所述第一待译码比特的值设置为与所述第二待译码比特的值相同；
若否，则对所述第一待译码比特进行译码，得到所述第一待译码比特的值。
第五方面，本申请实施例提供一种发送设备，包括：存储器和处理器，所述存储器用于存储计算机程序，所述处理器用于从所述存储器中调用并运行所述计算机程序，使得所述处理器运行所述计算机程序执行如上第一方面以及第一方面的各种可能的设计所述的速率匹配方法。
第六方面，本申请实施例提供一种接收设备，包括：存储器、处理器以及计算机程序，所述计算机程序存储在所述存储器中，所述处理器运行所述计算机程序执行如上第二方面以及第二方面的各种可能的设计所述的解速率匹配方法。
第七方面，本申请实施例提供一种存储介质，所述存储介质包括计算机程序，所述计算机程序用于实现如上第一方面以及第一方面的各种可能的设计所述的速率匹配方法，或者，所述计算机程序用于实现如上第二方面以及第二方面的各种可能的设计所述的解速率匹配方法。
第八方面，本申请实施例提供一种计算机程序产品，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，使得计算机执行如上第一方面以及第一方面的各种可能的设计所述的速率匹配方法，或者，执行如上第二方面以及第二方面的各种可能的设计所述的解速率匹配方法。
第九方面，本申请实施例提供一种芯片，包括存储器和处理器，所述存储器用于存储计算机程序，所述处理器用于从所述存储器中调用并运行所述计算机程序，使得所述处理器执行如上第一方面以及第一方面的各种可能的设计所述的速率匹配方法，或者，执行如上第二方面以及第二方面的各种可能的设计所述的解速率匹配方法。
本实施例通过发送设备根据编码约束关系获取长度为n的待编码序列，并对待编码序列进行极化编码，得到编码后序列，编码约束关系用于指示待编码序列中的至少两个约束位置，以及位于至少两个约束位置的比特的取值相同，发送设备根据速率匹配图样中的匹配位置和编码后序列，得到长度为m的速率匹配序列，其中，速率匹配图样中包括多个连续的匹配位置，编码后序列中匹配位置对应的编码比特为0，n和m为整数，m小于n，发送设备向接收设备发送速率匹配序列，接收设备接收发送设备发送的长度为m的速率匹配序列，接收设备根据速率匹配图样对速率匹配序列进行解速率匹配，得到长度为n的待译码序列，接收设备根据译码约束关系对待译码序列进行译码，得到译码后序列，译码约束关系用于指示待译码序列中的至少两个约束位置，以及位于至少两个约束位置的比特的译码结果相同。本实施例基于编码约束关系以及匹配位置连续来进行polar码的速率匹配和解速率匹配，可以提高译码性能。
附图说明
图1示出了本申请实施例可能适用的一种网络架构；
图2为本申请实施例提供的极化码的速率匹配的处理流程图；
图3为本申请实施例提供的获取速率匹配图样的方法流程示意图；
图4为本申请实施例提供的速率匹配图样的结构示意图；
图5为本申请实施例提供的构造polar码的方法流程示意图；
图6为本申请实施例提供的polar码的构造过程示意图；
图7为本申请实施例提供的速率匹配和解速率匹配的信令流程图；
图8为本申请实施例提供的速率匹配序列获取示意图；
图9为本申请实施例提供的译码方法流程示意图；
图10a为本申请实施例提供的路径扩展示意图一；
图10b为本申请实施例提供的路径扩展示意图二；
图11为本申请实施例提供的译码性能对比示意图一；
图12为本申请实施例提供的译码性能对比示意图二；
图13为本申请实施例提供的译码性能对比示意图三；
图14为本申请实施例提供的发送设备的结构示意图；
图15为本申请实施例提供的接收设备的结构示意图；
图16为本申请实施例提供的发送设备的硬件结构示意图；
图17为本申请实施例提供的接收设备的硬件结构示意图。
具体实施方式
本申请实施例描述的网络架构以及业务场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着网络架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本申请实施例可以应用于无线通信系统，需要说明的是，本申请实施例提及的无线通信系统包括但不限于：窄带物联网系统(narrowband-internetofthings，nb-iot)、全球移动通信系统(globalsystemformobilecommunications，gsm)、增强型数据速率gsm演进系统(enhanceddatarateforgsmevolution，edge)、宽带码分多址系统(widebandcodedivisionmultipleaccess，wcdma)、码分多址2000系统(codedivisionmultipleaccess，cdma2000)、时分同步码分多址系统(timedivision-synchronizationcodedivisionmultipleaccess，td-scdma)，长期演进系统(longtermevolution，lte)以及下一代5g移动通信系统。
下面结合图1对本申请实施例的可能的网络架构进行介绍。图1示出了本申请实施例可能适用的一种网络架构。如图1所示，本实施例提供的网络架构包括网络设备101和终端设备102。
其中，网络设备101是一种将终端设备接入到无线网络的设备，可以是全球移动通讯(globalsystemofmobilecommunication，简称gsm)或码分多址(codedivisionmultipleaccess，简称cdma)中的基站(basetransceiverstation，简称bts)，也可以是宽带码分多址(widebandcodedivisionmultipleaccess，简称wcdma)中的基站(nodeb，简称nb)，还可以是长期演进(longtermevolution，简称lte)中的演进型基站(evolvednodeb，简称enb或enodeb)，或者中继站或接入点，或者未来5g网络中的网络侧设备(例如基站)或未来演进的公共陆地移动网络(publiclandmobilenetwork，plmn)中的网络设备等，在此并不限定。图1示意性的绘出了一种可能的示意，以该网络设备101为基站为例进行了绘示。该基站可以包括各种形式的宏基站，微基站，中继站，接入点等等。
设备设备102可以是无线终端也可以是有线终端，无线终端可以是指向用户提供语音和/或其他业务数据连通性的设备，具有无线连接功能的手持式设备、或连接到无线调制解调器的其他处理设备。无线终端可以经无线接入网(radioaccessnetwork，简称ran)与一个或多个核心网进行通信，无线终端可以是移动终端，如移动电话(或称为“蜂窝”电话)和具有移动终端的计算机，例如，可以是便携式、袖珍式、手持式、计算机内置的或者车载的移动装置，它们与无线接入网交换语言和/或数据。例如，个人通信业务(personalcommunicationservice，简称pcs)电话、无绳电话、会话发起协议(sessioninitiationprotocol，简称sip)话机、无线本地环路(wirelesslocalloop，简称wll)站、个人数字助理(personaldigitalassistant，简称pda)等设备。无线终端也可以称为系统、订户单元(subscriberunit)、订户站(subscriberstation)，移动站(mobilestation)、移动台(mobile)、远程站(remotestation)、远程终端(remoteterminal)、接入终端(accessterminal)、用户终端(userterminal)、用户代理(useragent)，在此不作限定。图1示意性的绘出了一种可能的示意，以该终端设备102为移动电话为例进行了绘示。
在本实施例中，该网络设备101和终端设备102可以将极化(polar)码作为编译码方案。本实施例作为发送设备的编码设备可以为上述的网络设备101或终端设备102，同理，作为接收设备的译码设备可以为上述的终端设备102或网络设备101。具体地，当网络设备101作为发送设备进行极化编码时，则终端设备102作为接收设备进行极化译码。对应地，当终端设备102作为发送设备进行极化编码时，则网络设备101作为接收设备进行极化译码。
在本实施例中，这里的polar码包括但不限于arikanpolar码、pc-polar码、ca-polar码、pc-ca-polar码。arikanpolar是指原始的polar码，没有与其它码级联，只有信息比特和冻结比特。pc-polar是级联了奇偶校验(paritycheck，pc)的polar码，ca-polar是循环冗余校验辅助(cyclicredundancycheckaided，ca)的polar码及其他级联polar码。pc-ca-polar码是同时级联了pc和ca的polar码。pc-polar和ca-polar是通过级联不同的码来提高polar码的性能。
其中，polar码是一种线性块码，其编码矩阵为g，编码过程为ung＝xn，其中un＝(u1,u2,...,un)是一个二进制的行矢量，长度为n(即母码长度)；g是一个n×n的矩阵，且
polar码的编码过程中，un中的一部分比特用来携带信息，称为信息比特，这些比特的索引的集合记作a；另外的一部分比特置为收发端预先约定的固定值，称之为固定比特，其索引的集合用a的补集ac表示。不失一般性，这些固定比特通常被设为0，只需要收发端预先约定，固定比特序列可以被任意设置。
polar码基于串行抵消(successivecancellation，sc)译码算法或串行抵消列表(sclist，scl)译码算法等进行译码，本实施例对polar码的译码算法不做特别限制。其中，sc译码算法，即从第1个比特开始顺序译码。串行抵消列表(sclist，scl)译码算法是对sc译码算法的改进，在每个比特保留多个候选译码结果，完成全部比特的译码后根据一定准则对列表中所有译码结果进行选择，得到最终译码结果。
图2为本申请实施例提供的极化码的速率匹配的处理流程图。如图2所示，本实施例以ca-polar码为例，即级联了crc码的polar为例来说明速率匹配的处理流程图，对于其它方式的polar码的处理方式类似，本实施例此处不再赘述。
具体地，在发送设备侧，该发送设备根据k个信息比特和长度为m的crc码，得到了k比特长的信息比特序列，然后对该信息比特序列进行极化编码，得到n比特长的编码后序列，其中，该n比特长的编码后序列包括信息比特和冻结比特。发送设备对该编码后序列进行打孔或删余处理，得到m比特长的速率匹配序列。发送设备通过信道将该编码后序列发送给接收设备，接收设备通过scl译码方法进行译码，得到多条候选路径，根据crc对得到的候选路径进行校验，若校验结果为校验通过，则校验通过的候选路径为译码结果，若校验未通过，则对其它候选路径进行校验，直至获取译码结果。
在本实施例中，提出了一种极化码的速率匹配和解速率匹配方法，该方法使得匹配位置更加灵活多变，且译码性能较高。该速率匹配可以为对编码后序列进行的打孔(puncture)处理或缩短(shorten)处理。其中，打孔处理的打孔位置或缩短处理的缩短位置可以理解为匹配位置。该匹配位置可以灵活设置，该匹配位置不仅可以为编码后序列的前端或后端，还可以为编码后序列的任意位置。
在本实施例中，可以通过速率匹配图样来指示多个连续的匹配位置。对速率匹配图样的设计原则为匹配位置为连续的，且满足匹配位置影响的冻结位数量和匹配位置的数量相等，以实现码率无损原则。基于以上两个原则，本实施例基于匹配位置对应的编码后的比特为0来获取速率匹配图样，并基于该速率匹配图样对应的编码约束关系来构造polar码，从而有针对性的进行极化编码，以保证译码性能。下面采用具体的实施例，来进行详细说明。
本实施例的信道模型：极化码母码码长n＝2n，速率匹配后码长m，匹配数量q＝n-m,信息位长度k，信源序列un＝(u1,u2,...,un)，则编码序列c＝ung，其中g为极化码编码矩阵，且
图3为本申请实施例提供的获取速率匹配图样的方法流程示意图。如图3所示，该方法包括：
s301、设定母码长度为n的预设构造序列，速率匹配后码长为m，匹配数量q＝n-m，匹配位置为i至i+q-1，i初始化＝1。
其中，预设构造序列为待编码序列的构造序列。
s302、根据速率匹配图样中的匹配位置(i至i+q-1)从编码矩阵中获取i至i+q-1列，得到匹配列。
其中，匹配列在编码矩阵中的排序与匹配位置在速率匹配图样中的排序位置相同。
s303、根据预设构造序列以及与每个匹配位置的排序位置相同的匹配列，获取每个匹配位置对应的求解表达式，所述求解表达式的值为0；
s304、根据每个匹配位置对应的求解表达式，获取编码约束关系。
s305、设定i＝i+1，判断i+1是否小于等于i+q-1，若是，则执行s302，若否，则执行s306。
本实施例结合一具体的实施例对图3进行详细说明，对于其它的实现方式，与该实施例类似，本实施例此处不再赘述。
首先，构造母码长度为8的预设构造序列u8＝(u1,u2,...,u8)，速率匹配后码长为5，即匹配数量q＝n-m＝8-5＝3。其中，预设构造序列为待编码序列的构造序列，即本申请预先构造一个母码长度为8的序列，该预设构造序列与待编码序列的长度相同。
本实施例的匹配位置取i至i+q-1，即取q个连续的匹配位置。起始时速率匹配图样中的匹配位置从1至3，然后依次2至4、3至5等。其中，速率匹配图样用于指示连续的多个匹配位置，该速率匹配图样的长度与预设构造序列相等，可以为包含0和1的序列，其中，0用于指示匹配位置，1用于指示非匹配位置。
初始化i＝1时，匹配位置为1、2、3。由此从编码矩阵g中获取得到的匹配列为矩阵中的第1至3列。编码矩阵具体如下所示：
矩阵a中的阴影部分即为匹配列。根据预设构造序列u8＝(u1,u2,...,u8)以及与每个匹配位置的排序位置相同的匹配列，获取每个匹配位置对应的求解表达式，其中，求解表达式为预设构造序列与匹配列进行相乘处理得到的表达式，该求解表达式的值为0。
在本实施例中，求解表达式如下所示：
其中，
本实例在推导时，先从列重小的列进行推导，再对列重大的列进行推导。由此，得到编码约束关系为u1＝u2＝u3＝u4以及u5＝u6＝u7＝u8。
然后，设定i＝i+1，此时匹配位置为2、3、4，得到编码约束关系的实现方式如上所示，本实施例此处不再赘述。本实施例为了便于说明，再对匹配位置为4、5、6时，如何获取编码关系进行详细说明。
当匹配位置为4、5、6时，由此从编码矩阵g中获取得到的匹配列为矩阵中的第4至6列。编码矩阵具体如下所示：
矩阵b中的阴影部分即为匹配列。根据预设构造序列u8＝(u1,u2,...,u8)以及与每个匹配位置的排序位置相同的匹配列，获取每个匹配位置对应的求解表达式如下所示：
其中，根据求解表达式获取编码约束关系的过程如下推导二所示：
本实例在推导时，先从列重小的列进行推导，再对列重大的列进行推导。由此，得到编码约束关系为u4＝u6＝u8和u5＝u7。
重复上述类似的过程，在i＝6时结束，可以得到6种匹配位置对应的编码约束关系。
进一步地，在上述实施例的基础上，还可以对编码矩阵进行简化处理，从而快速得到编码约束关系。具体地，根据速率匹配图样中的匹配位置，从编码矩阵中提取初始矩阵；对初始矩阵中的元素1进行高斯消元处理，得到匹配矩阵，匹配矩阵中的列为匹配列。为了便于说明，此处以矩阵b为例进行说明。
其中，灰色的4、5、6三列组成了初始矩阵，对初始矩阵中的元素1进行高斯消去处理，得到匹配矩阵gp。其中，高斯消去处理是对列重大的列进行高斯消去处理，例如，第5列的列重为4，则根据第6列对第5列进行高斯消去，由于第5列的第6个元素和第8个元素与第6列的第6个元素和第8个元素相同，所以第5列的第6个元素和第8个元素进行高斯消去处理，由元素1变为元素0。本实施例仅示意性的给出了高斯消去的过程，对于其它高斯消去的过程，本实施例此处不做特别限制。
在得到匹配矩阵gp后，可以根据该匹配矩阵中的匹配列获取的求解表达式如下所示：
其中，根据求解表达式获取编码约束关系的过程如下推导三所示：
本领域技术人员可以理解，针对化简得到的匹配矩阵，得到的求解表达式更简单，每列的列重大小相等，可以从任一列来推导编码约束关系，推导过程简单，提高了处理效率。
进一步地，针对化简得到的匹配矩阵，还可以针对匹配矩阵直接得到编码约束关系。具体地，可以根据编码约束关系中元素1的位置来直接获取编码约束关系，例如，针对匹配矩阵中的第1列，有两个元素为1的位置，对应u4、u8，由于每列的模二加结果为零，则可以得到u4＝u8，由于u8出现在匹配矩阵中的第3列，而第3列元素为1的位置，对应u8、u6，由此可以直接得到u4＝u8＝u6，针对匹配矩阵中的第2列，可以得到u5＝u7。本实施例示意性的给出了另一种通过匹配矩阵获取编码约束关系的实现方式，对于其它通过匹配矩阵获取编码约束关系的实现方式，都属于本申请的保护范畴，本实施例此处不再赘述。
s306、根据各编码约束关系的数量和匹配位置的数量，获取满足码率无损原则的速率匹配图样。
本领域技术人员可以理解，通过s301至s305，可以获取6种编码约束关系，即对应6中速率匹配图样。然而，由于编码约束关系的存在，影响了能够承载的信息比特的数量，存在码率损伤的问题，因此需要在获取的所有编码约束关系中，获取满足码率无损原则的编码约束关系。
以上述矩阵a和矩阵b对应的编码约束关系为例，来说明码率损失的问题。
对于矩阵a，编码约束关系为u1＝u2＝u3＝u4以及u5＝u6＝u7＝u8，由于约束关系的存在，能够承载的信息比特的数量只有2，但由于m＝5，因此对于矩阵a对应的速率匹配图样，码率最大为2/5，存在码率损失的问题。由此，该矩阵a对应的编码约束关系不满足码率无损原则。
对于矩阵b，编码约束关系为u4＝u6＝u8和u5＝u7。由于约束关系的存在，能够承载的信息比特的数量为5(编码约束关系对应2个，其余3个比特对应3个)，同时m＝5，因此矩阵b对应的速率匹配图样，码率最大为1，不存在码率损失的问题，保证码率可以从0取到1。
由上可知，在编码约束关系的数量为至少一个时，该至少一个编码约束关系对应的所有约束位置的数量与编码约束关系的数量的差值与匹配位置的数量相等时，则该编码约束关系对应的速率匹配图样满足码率无损原则。
例如，对于矩阵a，两个编码约束关系对应8个约束位置，则该差值为6，该差值可以理解为被影响的冻结比特的数量，该差值与匹配位置的数量不相等，所以匹配位置为1至3的速率匹配图样不满足码率无损原则。对于矩阵b，两个编码约束关系对应5个约束位置，则该差值为3，该差值可以理解为被影响的冻结比特的数量，该差值与匹配位置的数量相等，所述匹配位置为4至6的速率匹配图样满足码率无损原则。
本领域技术人员可以理解，本实施例仅以矩阵a和矩阵b来示例性的说明了不满足码率无损原则的情况和满足码率无损原则的情况，在具体实现过程中，满足码率无损原则的速率匹配图样可以为至少一个，不满足码率无损的速率匹配图样也可以为多个。
s307、根据预设筛选原则和满足码率无损的速率匹配图样，获取目标速率匹配图样。
由上可知，满足码率无损原则的速率匹配图样有多个，因此可以根据预设筛选原则筛选出待使用的速率匹配图样。该预设筛选规则包括但不限于高斯近似(gaussianapproximation，ga)估计，或者极化重量(polarizationweight，pw)值作为衡量标准，以选出对应原则下最好的速率匹配图样作为速率匹配图样。或者固定匹配位置选取，例如前端、后端、末端等，以获取目标速率匹配图样。本实施例对预设筛选原则不做特别限制，对获取目标速率匹配图样的实现方式也不做特别限制。若目标速率匹配图样为矩阵b对应的速率匹配图样，则其实现方式如图4所示，图4为本申请实施例提供的速率匹配图样的结构示意图。其中，0代表匹配位置，1代表非匹配位置。
本实施例通过设置连续的匹配位置，不仅可以有规则的对匹配位置进行设置，还可以提高译码性能，通过编码约束关系得到的速率匹配图样，匹配位置可以为任意的位置，增加了匹配位置设置的灵活性，且该速率匹配图样满足码率无损原则，保证码率可以从0取到1。
图5为本申请实施例提供的构造polar码的方法流程示意图。在本实施例中，先确定预设构造序列中位于编码约束关系中的各约束位置的第一比特的属性；再确定预设构造序列中第二比特的属性，其中，第二比特为预设构造序列中除第一比特之外的比特，比特的属性为冻结比特或信息比特。具体的实现过程如图5所示：
s501、根据预设构造方法在每个编码约束关系的各约束位置对应的第一比特中确定一个第一信息比特；
s502、将各约束位置对应的第一比特中除第一信息比特之外的第一比特确定为第一冻结比特，其中，第一冻结比特的取值满足编码约束关系；
s503、根据预设的信息比特序列的长度和第一信息比特的数量，确定第二比特中第二信息比特的数量，第二比特为预设构造序列中除第一比特之外的比特；
s504、根据预设构造方法和第二信息比特的数量，在第二比特中确定第二信息比特和第二冻结比特，第二冻结比特的取值为预设固定值。
在本实施例中，该预设构造方法可以为ga构造方式或pw构造方式，本实施例对具体的构造方式不做特别限制，只要该构造方式可以构造polar码，都属于本申请的保护范畴。在本实施例中为了便于说明，以该预设构造方式为pw构造方式为例进行说明。
请继续参照图3所示实施例，在图3所示实施例中，得到的矩阵b对应的速率匹配图样为满足码率无损原则的图样，因此本实施例以矩阵b对应的编码约束关系为例，来说明如何构造polar码。
本实施例以预设的信息比特序列的长度k＝4为例并结合图6进行说明。图6为本申请实施例提供的polar码的构造过程示意图。本实施例根据pw度量来获取每个极化子信道的可靠度，根据极化子信道的可靠度来确定信息比特和冻结比特。如图6所示，本实施例对极化子信道的可靠度进行了排序，随着排序的增大，极化子信道的可靠度降低，即排序为1的极化子信道的可靠度最高，排序为8的极化子信道的可靠度最低。
预设构造序列为u8＝(u1,u2,...,u8)，由图3实施例可知，矩阵b对应的编码约束关系为u4＝u8＝u6和u5＝u7，在图5中，位于同一约束关系中的约束位置采用相同的阴影来指示。确定信息比特(data，简称d)和冻结比特(frozen，简称f)的过程如下：
1)、针对每个编码约束关系的各约束位置对应的第一比特中确定极化子信道可靠度最高的第一比特为第一信息比特，将各约束位置对应的第一比特中除第一信息比特之外的第一比特确定为第一冻结比特；
具体地，针对u4＝u8＝u6的编码约束关系，在第一比特u4、u6、u8中确定u8为信息比特，将第一比特u4、u6确定为冻结比特。针对u5＝u7的编码约束关系，在u5和u7中确定u7为信息比特，将u5确定为冻结比特。本领域技术人员可以理解，此处确定的冻结比特的取值并不是预设固定值，而是满足编码约束关系，即取值与信息比特的取值相同。
2)、根据信息比特序列的长度和第一信息比特的数量的差值，确定预设构造序列中除第一比特至外的第二比特中第二信息比特的数量，根据预设构造方法和第二信息比特的数量，在第二比特中确定第二信息比特和第二冻结比特。
其中，预设的信息比特序列的长度k＝4，根据编码约束关系已确定了两个第一信息比特，还差两个信息比特，因此，在除第一比特之外的第二比特u1、u2、u3中，根据极化子信道的可靠度，确定第二比特u2、u3为信息比特，第二比特u1为冻结比特。本领域技术人员可以理解，此处确定的冻结比特不需要满足约束关系，取值可以为预设固定值，该预设固定值可以为0。
通过过程1)和过程2)，以一个具体的示例，说明了确定预设构造序列中的信息比特和冻结比特的过程，对于其它的预设构造序列，也都可以采用上述的方法来确定信息比特和冻结比特，本实施例在此不再一一赘述。
本实施例先根据编码约束关系来构造polar码，再对预设构造序列中的剩余比特进行构造，保证了冻结比特和信息比特可以符合编码约束关系，并且保证了预设构造序列中的信息比特序列的数量与信息比特序列的长度相同，从而实现了预设构造序列可以使用到polar码的编译码过程中。
由此，通过上述图3至图6所示的实施例，得到了编码约束关系和速率匹配图样。本领域技术人员可以理解，对于作为译码设备的接收设备而言，可以通过同样的方式来获取译码约束关系和速率匹配图样，其中译码约束关系与编码约束关系类似。对于译码侧获取译码约束关系和速率匹配图样的方式，本实施例此处不再赘述。本领域技术人员可以理解，还可以编码设备在获取到编码约束关系和速率匹配图样之后，将其发送给接收设备。或者，还可以通过其他设备来确定编码约束关系和速率匹配图样，然后将该编码约束关系和速率匹配图样预先设定给编码设备和译码设备，即针对二者进行预先约定。本实施例对编码设备和译码设备获取编码约束关系和速率匹配图样的实现方式不做特别限制。下面针对已经得到的速率匹配图样和编码约束关系来详细说明速率匹配和解速率匹配的具体实现方式。
图7为本申请实施例提供的速率匹配和解速率匹配的信令流程图。如图7所示，该方法包括：
s701、发送设备根据编码约束关系获取长度为n的待编码序列，并对待编码序列进行极化编码，得到编码后序列，编码约束关系用于指示待编码序列中的至少两个约束位置，以及位于至少两个约束位置的比特的取值相同。
本实施例为了便于说明，以上述图3至图6实施例确定的两个编码约束关系(编码约束关系u4＝u8＝u6和编码约束关系u5＝u7)，以及上述图4所示的速率匹配图样为例来进行详细说明。其中，n＝8，匹配位置的数量q＝3，信息比特序列的长度k＝4。本实施例的编码约束关系对应的速率匹配图样满足码率无损原则。本领域技术人员可以理解，针对不同的传输需求，当码率可以小于1时，还可以采用不满足码率无损原则的速率匹配图样。
在具体实现过程中，根据该编码约束关系、位于编码约束关系中的各约束位置的第一比特的属性以及位于编码约束关系之外的第二比特的属性，获取所述待编码序列。具体地，第一比特的属性和第二比特的属性可参见上述图6构造完成的polar码。
假设信息比特为i1、i2、i3以及i4，根据编码约束关系以及图6所示的polar码，得到待编码序列，然后对该待编码序列进行极化编码，得到编码后序列。待编码序列以及编码后序列的结构可如图8所示，其中0代表冻结比特，a代表0或1。
s702、发送设备根据速率匹配图样中的匹配位置和编码后序列，得到长度为m的速率匹配序列，其中，速率匹配图样中包括多个连续的匹配位置，编码后序列中匹配位置对应的编码比特为0，n和m为整数，m小于n。
其中，速率匹配图样可如图4所示，本领域技术人员可以理解，编码约束关系的确定是以匹配位置编码后的结果为0来设定的，因此，编码后序列中与匹配位置对应的位置编码结果必然为0。
在得到编码后序列之后，根据速率匹配图样中的匹配位置，对编码后序列进行打孔或缩短操作，得到长度为m的速率匹配序列，可参见图8。
s703、发送设备向接收设备发送速率匹配序列。
s704、接收设备接收发送设备发送的长度为m的速率匹配序列。
发送设备通过信道将该速率匹配序列发送给接收设备，接收设备接收发送设备发送的长度为m的速率匹配序列。本领域技术人员可以理解，当速率匹配序列经过信道传输后，接收设备接收到的接收信号序列为软信息，接收设备根据软信息得到每个待译码比特对应的对数似然比(loglikelihoodratio，llr)，对于接收设备而言，该速率匹配序列可以理解为对数似然比序列。
s705、接收设备根据速率匹配图样对速率匹配序列进行解速率匹配，得到长度为n的待译码序列，速率匹配图样中包括多个连续的匹配位置，n和m为整数，m小于n；
s706、接收设备根据译码约束关系对待译码序列进行译码，得到译码后序列，译码约束关系用于指示待译码序列中的至少两个约束位置，以及位于至少两个约束位置的比特的译码结果相同。
接收设备在得到速率匹配序列后，根据速率匹配图样对该速率匹配序列进行解速率匹配。具体地，由于速率匹配图样中的匹配位置为打孔或缩短的位置，即匹配位置对应的比特为不传输的比特，在解速率匹配的过程中，对于打孔操作，则匹配位置对应的对数似然比设置为0，对于缩短操作，则匹配位置对应的对数似然比设置为一个比较大的值，例如可以设置为无穷大。通过设置匹配位置的对数似然比，并结合信道接收的对数似然比，可以得到码长为n的待译码序列。
可选地，在本实施例中，由于匹配位置对应的编码后的比特为0，且其对于收发双端都是已知的，因此，在编码端可以对匹配位置进行缩短操作来实现速率匹配，在译码端可以将该匹配位置对应的对数似然比设置为一个比较大的值。
在得到待译码序列后，可以采用sc或scl译码方式，并结合译码约束关系，对待译码序列进行译码，得到译码后序列。即针对同一译码约束关系，位于至少两个约束位置的比特的译码结果相同。
本实施例通过发送设备根据编码约束关系获取长度为n的待编码序列，并对待编码序列进行极化编码，得到编码后序列，编码约束关系用于指示待编码序列中的至少两个约束位置，以及位于至少两个约束位置的比特的取值相同，发送设备根据速率匹配图样中的匹配位置和编码后序列，得到长度为m的速率匹配序列，其中，速率匹配图样中包括多个连续的匹配位置，编码后序列中匹配位置对应的编码比特为0，n和m为整数，m小于n，发送设备向接收设备发送速率匹配序列，接收设备接收发送设备发送的长度为m的速率匹配序列，接收设备根据速率匹配图样对速率匹配序列进行解速率匹配，得到长度为n的待译码序列，接收设备根据译码约束关系对待译码序列进行译码，得到译码后序列，译码约束关系用于指示待译码序列中的至少两个约束位置，以及位于至少两个约束位置的比特的译码结果相同。本实施例基于编码约束关系以及匹配位置连续来进行polar码的速率匹配和解速率匹配，可以提高译码性能。
下面采用一个详细的实施例，来说明如何根据编码约束关系进行译码。
图9为本申请实施例提供的译码方法流程示意图，如图9所示，该方法包括：
s901、初始化i＝1；
s902、判断ui是否位于约束位；
s903、判断ui是否为信息位；
s904、判断与ui位于同一译码约束关系中的uj是否被译码；
s905、ui置为0，不进行路径扩展；
s906、ui按信息位译码，进行路径扩展；
s907、ui＝uj，不进行路径扩展；
s908、ui按信息位译码，进行路径扩展；
s909、判断扩展后的路径是否大于搜索宽度l；
s910、选择l条可靠度最高的路径；
s911、判断i是否小于n；
s912、i＝i+1；
s913、从l条路径中挑选能够通过crc校验的路径作为译码后序列。
在polar的scl译码过程中，初始路径置为空路径，将所有路径按比特0或1扩展，并分别更新路径度量值，将路径按路径度量值排序，保留具有最大路径度量值的l条路径，删除其余的路径，在路径的长度达到母码长度n时，按路径度量值从大到小的顺序输出各路径对应的信息比特序列，按输出顺序逐一对各信息比特序列进行crc校验，以获得译码结果。其中，l为搜索宽度，即最大保存路径数，l大于等于1，在每次进行路径扩展之后，可以根据该搜索宽度对路径进行删除处理。
本实施例针对位于译码约束关系中的ui和uj，若uj位于ui之前，则对ui进行译码时，置ui＝uj，不进行路径扩展。在本实施例中，为了便于说明，假设两种情况进行说明。一种情况为u3＝u4，路径扩展示意可如图10a所示，另一种情况为u3＝u4，路径扩展可如图10b所示。本实施例给出了路径扩展的一种示意，对于其它的路径扩展示意，本实施例此处不再赘述。
本实施例通过译码约束关系来进行译码，可以得到可靠的译码路径，提高译码性能。
下面针对仿真结果，通过图11、图12以及图13对本申请实施例所达到的译码性能进行详细说明。具体地，将本实施例提出的基于编码约束关系的速率匹配方案与反序准均匀删余(reversalquasiuniformpuncturing，rqup)的速率匹配方案进行译码性能的对比。其中，表一列出了一些译码参数：
表一
在图11至图13中，其中，rqup为反序准均匀删余速率匹配方案对应的译码曲线，pd(proposed，简称pd)为本申请实施例提出的基于编码约束关系的译码曲线的改进译码。横坐标eb/n0为比特信噪比，纵坐标为误码率(blockerrorratio，bler)，r为码率，k为信息序列长度。
如图11至图13所示，针对相同的码率r和信息序列长度k，在比特信噪比eb/n0的值相同时，本申请实施例的速率匹配方案对应的误码率明显小于rqup方案的误码率，本申请实施例相对rqup而言，有约0.2db的性能增益。
图14为本申请实施例提供的发送设备的结构示意图。如图14所示，该发送设备140包括：编码模块1401、速率匹配模块1402以及发送模块1403。可选地，还包括：关系获取模块1404以及比特属性确定模块1405。
编码模块1401，用于根据编码约束关系获取长度为n的待编码序列，并对所述待编码序列进行极化编码，得到编码后序列，所述编码约束关系用于指示待编码序列中的至少两个约束位置，以及位于所述至少两个约束位置的比特的取值相同；
速率匹配模块1402，用于根据速率匹配图样中的匹配位置和所述编码后序列，得到长度为m的速率匹配序列，其中，所述速率匹配图样中包括多个连续的匹配位置，所述编码后序列中所述匹配位置对应的编码比特为0，所述n和所述m为整数，所述m小于n；
发送模块1403，用于向接收设备发送所述速率匹配序列。
可选地，所述编码约束关系的数量为至少一个，所述至少一个编码约束关系对应的所有约束位置的数量与所述编码约束关系的数量的差值与所述匹配位置的数量相等。
可选地，关系获取模块1404，用于在根据编码约束关系获取长度为n的待编码序列之前，根据所述速率匹配图样中的匹配位置从编码矩阵中获取匹配列，其中，所述匹配列在所述编码矩阵中的排序与所述匹配位置在所述速率匹配图样中的排序位置相同；
根据预设构造序列以及与每个匹配位置的排序位置相同的匹配列，获取每个所述匹配位置对应的求解表达式，其中，所述预设构造序列为所述待编码序列的构造序列，所述求解表达式的值为0；
根据每个所述匹配位置对应的求解表达式，获取所述编码约束关系。
可选地，所述关系获取模块1404还具体用于：
根据所述速率匹配图样中的匹配位置，从所述编码矩阵中提取初始矩阵；
对所述初始矩阵中的元素1进行高斯消元处理，得到匹配矩阵，所述匹配矩阵中的列为所述匹配列。
可选地，所述编码模块1401具体用于：
根据所述编码约束关系、位于所述编码约束关系中的各约束位置的第一比特的属性以及位于所述编码约束关系之外的第二比特的属性，获取所述待编码序列，其中，比特的属性为冻结比特或信息比特。
可选地，比特属性确定模块1404，用于在根据所述编码约束关系、位于所述编码约束关系中的各约束位置的第一比特的属性以及位于所述编码约束关系之外的第二比特的属性，获取所述待编码序列之前，确定预设构造序列中位于所述编码约束关系中的各约束位置的所述第一比特的属性，所述预设构造序列为所述待编码序列的构造序列；
确定所述预设构造序列中所述第二比特的属性，其中，所述第二比特为所述预设构造序列中除所述第一比特之外的比特，比特的属性为冻结比特或信息比特。
可选地，所述比特属性确定模块1404具体用于：
根据预设构造方法在每个所述编码约束关系的各约束位置对应的所述第一比特中确定一个第一信息比特；
将各约束位置对应的第一比特中除所述第一信息比特之外的第一比特确定为第一冻结比特，其中，所述第一冻结比特的取值满足所述编码约束关系。
可选地，所述比特属性模块1404具体用于：
根据预设信息比特序列的长度和所述第一信息比特的数量，确定所述第二比特中第二信息比特的数量；
根据所述预设构造方法和所述第二信息比特的数量，在所述第二比特中确定所述第二信息比特和第二冻结比特，所述第二冻结比特的取值为预设固定值。
本实施例提供的发送设备，可用于执行上述方法实施例中发送设备执行的速率匹配方法，其实现原理和技术效果类似，本实施例此处不再赘述。
图15为本申请实施例提供的接收设备的结构示意图。如图15所示，该接收设备150包括：接收模块1501、解速率匹配模块1502和译码模块1503。
接收模块1501，用于接收发送设备发送的长度为m的速率匹配序列；
解速率匹配模块1502，用于根据速率匹配图样对所述速率匹配序列进行解速率匹配，得到长度为n的待译码序列，所述速率匹配图样中包括多个连续的匹配位置，所述n和所述m为整数，所述m小于n；
译码模块1503，用于根据译码约束关系对所述待译码序列进行译码，得到译码后序列，所述译码约束关系用于指示待译码序列中的至少两个约束位置，以及位于所述至少两个约束位置的比特的译码结果相同。
可选地，所述译码约束关系的数量为至少两个，至少两个所述译码约束关系对应的所有约束位置的数量与所述译码约束关系的数量的差值与所述匹配位置的数量相等。
可选地，若所述待译码序列中的第一待译码比特位于所述译码约束关系中的约束位置，所述译码模块1503具体用于：
判断与所述第一待译码比特位于同一译码约束关系中的第二待译码比特是否被译码；
若是，则将所述第一待译码比特的值设置为与所述第二待译码比特的值相同；
若否，则对所述第一待译码比特进行译码，得到所述第一待译码比特的值。
本实施例提供的接收设备，可用于执行上述方法实施例中接收设备执行的解速率匹配方法，其实现原理和技术效果类似，本实施例此处不再赘述。
图16为本申请实施例提供的发送设备的硬件结构示意图。如图16所示，该发送设备160包括：处理器1601以及存储器1602；其中
存储器1602，用于存储计算机程序；
处理器1601，用于执行存储器存储的计算机程序，以实现上述实施例中发送设备所执行的速率匹配方法。具体可以参见前述方法实施例中的相关描述。
可选地，存储器1602既可以是独立的，也可以跟处理器1601集成在一起。
当所述存储器1602是独立于处理器1601之外的器件时，所述发送设备160还可以包括：
总线1603，用于连接所述存储器1602和处理器1601。
图16所示的发送设备还可以进一步包括发送器1601，用于发送速率匹配序列等。
可选地，图14所述的关系获取模块、编码模块、速率匹配模块以及比特属性确定模块可以被集成在处理器1601中实现，发送模块可以被集成在发送器1601中实现。
本实施例提供的发送设备，可用于执行上述方法实施例中发送设备执行的速率匹配方法，其实现原理和技术效果类似，本实施例此处不再赘述。
图17为本申请实施例提供的接收设备的硬件结构示意图。本实施例的接收设备170包括：处理器1701以及存储器1702；其中
存储器1702，用于存储计算机程序；
处理器1701，用于执行存储器存储的计算机程序，以实现上述实施例中接收设备所执行的各个步骤。具体可以参见前述方法实施例中的相关描述。
可选地，存储器1702既可以是独立的，也可以跟处理器1701集成在一起。
当所述存储器1702是独立于处理器1701之外的器件时，所述接收设备170还可以包括：
总线1703，用于连接所述存储器1702和处理器1701。
图17所示的接收设备还可以进一步包括接收器1704，用于接收速率匹配序列等。
可选地，图15所述的接收模块可以被集成在接收器1704中实现，解速率匹配模块和译码模块可以被集成在处理器1701中实现。
本实施例提供的接收设备，可用于执行上述实例接收设备所执行的解速率匹配方法，其实现原理和技术效果类似，本实施例此处不再赘述。
本申请实施例还提供一种存储介质，所述存储介质包括计算机程序，所述计算机程序用于实现如上实施例中第一设备所执行的编码方式的指示方法。
本申请实施例还提供一种存储介质，所述存储介质包括计算机程序，所述计算机程序用于实现如上实施例中第二设备所执行的编码方式的指示方法。
本申请实施例还提供一种计算机程序产品，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，使得计算机执行如上第一设备所执行的编码方式的指示方法。
本申请实施例还提供一种芯片，包括存储器和处理器，所述存储器用于存储计算机程序，所述处理器用于从所述存储器中调用并运行所述计算机程序，使得安装有所述芯片的通信设备执行如上第一设备所执行的编码方式的指示方法。
本申请实施例还提供一种计算机程序产品，所述计算机程序产品包括计算机程序代码，当所述计算机程序代码在计算机上运行时，使得计算机执行如上第二设备所执行的编码方式的指示方法。
本申请实施例还提供一种芯片，包括存储器和处理器，所述存储器用于存储计算机程序，所述处理器用于从所述存储器中调用并运行所述计算机程序，使得安装有所述芯片的通信设备执行如上第二设备所执行的编码方式的指示方法。
在本发明所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能模块的形式实现的集成的模块，可以存储在一个计算机可读取存储介质中。上述软件功能模块存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(英文：processor)执行本申请各个实施例所述方法的部分步骤。
应理解，上述处理器可以是中央处理单元(英文：centralprocessingunit，简称：cpu)，还可以是其他通用处理器、数字信号处理器(英文：digitalsignalprocessor，简称：dsp)、专用集成电路(英文：applicationspecificintegratedcircuit，简称：asic)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
存储器可能包含高速ram存储器，也可能还包括非易失性存储nvm，例如至少一个磁盘存储器，还可以为u盘、移动硬盘、只读存储器、磁盘或光盘等。
总线可以是工业标准体系结构(industrystandardarchitecture，isa)总线、外部设备互连(peripheralcomponent，pci)总线或扩展工业标准体系结构(extendedindustrystandardarchitecture，eisa)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本申请附图中的总线并不限定仅有一根总线或一种类型的总线。
上述存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(sram)，电可擦除可编程只读存储器(eeprom)，可擦除可编程只读存储器(eprom)，可编程只读存储器(prom)，只读存储器(rom)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。
一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于专用集成电路(applicationspecificintegratedcircuits，简称：asic)中。当然，处理器和存储介质也可以作为分立组件存在于电子设备或主控设备中。
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