本发明涉及数字信号通讯技术领域，尤其涉及一种序列生成方法及系统。
背景技术：
序列是一组将0/1数字码特定排列而成的串行信号。序列在电子学中随处可见，不仅可以传输信息，而且可以作为控制信号等。现有技术中序列是通的时间内插法产生的，时间内插方法是在高速时钟方法基础上，引入更小时间单元插入到时钟周期之中，进而得到与时间单元时间精度相同的序列信号。
发明人对现有的基于时间内插法生成序列的过程进行研究发现，由于只进行了一次时间单元的内插，生成序列的精度取决于内插时间单元的大小，时间单元越多，导致的非线性和温度漂移越严重。因此，在生成较高时间精度序列的情况下，受由时间单元组成的延时链的非线性和温度漂移的影响，导致输出序列与理想值的偏差较大。
技术实现要素：
有鉴于此，本发明提供了一种序列生成方法及系统，用以解决现有技术中由于只进行了一次时间单元的内插，生成序列的精度取决于内插时间单元的大小，时间单元越多，导致的非线性和温度漂移越严重。因此，在生成较高时间精度序列的情况下，受由时间单元组成的延时链的非线性和温度漂移的影响，导致输出序列与理想值的偏差较大。具体方案如下：
一种序列的生成方法，包括：
当接收到目标序列的时间信息时，依据所述时间信息确定时钟周期的数量、第一延时级数和第二延时级数；
依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置；
依据所述时钟周期的数量，确定原始波形，令所述原始波形传递至配置完成的第一时间内插模块和第二时间内插模块，得到所述目标序列。
上述的方法，可选的，依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置还包括：
对配置结果的合理性进行验证。
上述的方法，可选的，依据所述时间信息确定时钟周期的数量、第一延时级数和第二延时级数包括：
解析所述时间信息，确定所述时间信息中包含的时钟周期的数量和精度等级，所述精度等级包含第一精度等级和第二精度等级；
确定与所述第一精度等级对应的所述第一延时级数；
确定与所述第二精度等级对应的所述第二延时级数。
上述的方法，可选的，依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置包括：
依据所述第一延时级数对所述第一时间内插模块中包含的第一时间单元的数量进行配置；
依据所述第二延时级数对所述第二时间内插模块中包含的第二时间单元的数量进行配置。
上述的方法，可选的，依据所述时钟周期的数量，确定原始波形包括：
判断原始波形播放数据的播放数量与所述时钟周期的数量是否相同；
当相同，令所述原始波形播放数据在时钟边沿处翻转输出原始波形。
一种序列的生成系统，包括：
确定模块，用于当接收到目标序列的时间信息时，依据所述时间信息确定时钟周期的数量、第一延时级数和第二延时级数；
配置模块，用于依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置；
生成模块，用于依据所述时钟周期的数量，确定原始波形，令所述原始波形传递至配置完成的第一时间内插模块和第二时间内插模块，得到所述目标序列。
上述的系统，可选的，所述配置模块还包括：
验证单元，用于对配置结果的合理性进行验证。
上述的系统，可选的，所述确定模块包括：
解析单元，用于解析所述时间信息，确定所述时间信息中包含的时钟周期的数量和精度等级，所述精度等级包含第一精度等级和第二精度等级；
第一确定单元，用于确定与所述第一精度等级对应的所述第一延时级数；
第二确定单元，用于确定与所述第二精度等级对应的所述第二延时级数。
上述的系统，可选的，所述配置模块包括：
第一配置单元，用于依据所述第一延时级数对所述第一时间内插模块中包含的第一时间单元的数量进行配置；
第二配置单元，用于依据所述第二延时级数对所述第二时间内插模块中包含的第二时间单元的数量进行配置。
上述的系统，可选的，所述生成模块包括：
判断单元，用于判断原始波形播放数据的播放数量与所述时钟周期的数量是否相同；
输出单元，用于当相同，令所述原始波形播放数据在时钟边沿处翻转输出原始波形。
与现有技术相比，本发明包括以下优点：
本发明公开了一种序列的生成方法，包括：当接收到目标序列的时间信息时，依据所述时间信息确定时钟周期的数量、第一延时级数和第二延时级数；依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置；依据所述时钟周期的数量，确定原始波形，令所述原始波形传递至配置完成的第一时间内插模块和第二时间内插模块，得到所述目标序列。上述的方法，采用了两级时间内插，其中，内插模块中的两个时间单元均会产生非线性和温度漂移，但是，较大的时间单元对非线性和温度漂移产生的影响可以忽略，产生非线性和温度漂移主要来自于内插模块中较小的时间单元，本发明中减少了较小的时间单元的数量，避免了在生成较高时间精度序列的情况下，受由时间单元组成的延时链的非线性和温度漂移的影响，导致输出序列与理想值的偏差较大的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例公开的一种序列的生成估计方法流程图；
图2为本申请实施例公开的一种序列发生器的工作示意图；
图3为本申请实施例公开的一种序列发生器的又一工作示意图；
图4为本申请实施例公开的一种序列发生器的又一工作示意图；
图5为本申请实施例公开的一种双内插法的工作原理图；
图6为本申请实施例公开的一种序列发生器的工作流程图；
图7为本申请实施例公开的一种序列的生成系统结构框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
本发明公开了一种序列的生成方法及系统，所述序列生成方法可以应用在航空航天、通讯、自动化控制、电子精密仪器、基础物理，甚至医学生物等众多领域，所述序列生成方法执行逻辑内置于序列发生器中，所述序列生成方法的执行流程如图1所示，包括步骤：
s101、当接收到目标序列的时间信息时，依据所述时间信息确定时钟周期的数量、第一延时级数和第二延时级数；
本发明实施例中，当接收到所述目标序列的时间信息时，解析所述时间信息包含的时钟周期的数量和精度，依据精度确定所述第一延时级数和所述第二延时级数。其中，所述时间信息由高电平持续时长和低电平持续时长两部分组成，所述时钟周期是序列发生器的工作时钟周期。
s102、依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置；
本发明实施例中，将所述第一延时级数分配给所述第一时间内插模块，所述第二延时级数分配给所述第二时间内插模块，其中，依据时间信息中每一个精度等级中的对应的延时级数，确定所述第一时间内插模块和第二时间内插模块中第一时间单元和第二时间单元的数量进行配置，所述第一时间内插模块中包含多个第一时间单元，所述第一时间单元的数量与所述第一延时级数相同，所述第二时间内插模块包含多个第二时间单元，所述第二时间单元的数量与所述第二延时级数相同。其中，所述第一时间单元或者所述第二时间单元的数量可以为零。
s103、据所述时钟周期的数量，确定原始波形，令所述原始波形传递至配置完成的第一时间内插模块和第二时间内插模块，得到所述目标序列。
本发明实施例中，实际实现中利用硬件中的类似于计数器的模块，输入时钟周期数目然后计数器开始递增，判断原始波形播放数据的播放数量与所述时钟周期的数量是否相同，当相同，令所述原始波形播放数据在时钟边沿处翻转出输出原始波形，令所述原始波形传递到配置完成的第一时间内插模块和第二时间内插模块，得到所述时间信息的目标序列。
本发明实施例中，依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置还包括：对配置结果的合理性进行验证，其中，主要验证的是输入是否符合硬件规范。如：目前硬件中一个波形(一个高低电平的组合)数据由14bytes(4(高电平周期数)+4(低电平周期数)+2(高电平第二级延时级数)+2(低电平第二级延时级数)+1(高电平第一级延时级数)+1(低电平第一级延时级数))组成。
本发明公开了一种序列的生成方法，包括：当接收到目标序列的时间信息时，依据所述时间信息确定时钟周期的数量、第一延时级数和第二延时级数；依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置；依据所述时钟周期的数量，确定原始波形，令所述原始波形传递至配置完成的第一时间内插模块和第二时间内插模块，得到所述目标序列。上述的方法，采用了两级时间内插，其中，内插模块中的两个时间单元均会产生非线性和温度漂移，但是，较大的时间单元对非线性和温度漂移产生的影响可以忽略，产生非线性和温度漂移主要来自于内插模块中较小的时间单元，本发明中减少了较小的时间单元的数量，避免了在生成较高时间精度序列的情况下，受由时间单元组成的延时链的非线性和温度漂移的影响，导致输出序列与理想值的偏差较大的问题。
本发明实施例中，解析所述时间信息中包含的精度等级，其中，第一精度等级表示原始波形的每一个边沿和用户需求波形相应边沿的时间差，第二精度等级表示经过一级时间内插后生成波形的每一个边沿和用户需求波形相应边沿的时间差。
本发明实施例中，若所述用户需求的一个基本序列时长为4.668s，优选的，高电平时长为2.334s，低电平时长为2.334s，其中，工作时钟周期中高电平时长可以为1s或者2s等，低电平时长可以为1s或者2s等，第一时间单元可以为0.1s或者0.05s等，所述第二时间单元可以为0.01s或者0.005s等。
假设，确定所述第一时间单元为0.1s，第二时间单元为0.01s，工作时钟周期中高电平时长为1s，低电平时长为1s，以所述目标序列中高电平的时长为2.334s为例，因此，需要1个工作时钟周期的高电平，高电平后下降沿的第一精度等级为0.334s，第一时间单元为0.1s，所以第一延时级数为3，需要3个第一时间单元可以实现0.3s的延时输出，第二精度等级为0.034s，第二时间单元为0.01s，第二延时级数为3，需要3个第二延时单元可以实现0.03s的延时输出，而0.004s偏差属于当前精度允许的误差。低电平时长中各个周期的确定过程与高电平时长相同，在此不再赘述，最终时间信息为4.66s的目标序列。
若所述目标序列的时间信息为6.06s，优选的，高电平时长为3.03s，低电平时长为3.03s，则所述第一精度等级为0s，因此，不需要对第一延时级数进行配置，则所述第二精度等级为0.03s，所述第二时间单元可以为0.01s或者0.005s等。具体的配置过程与上述配置过程相同，在此不再赘述。
本发明实施例中，将上述的方法应用在了基于双内插法实现的序列发生器中，所述序列发生器，包括时钟管理模块、波形数据存储模块、数据处理模块、原始波形播放模块、双内插模块。双内插法通过三级时间单元组合，实现两级时间内插，可以更容易地获取更高的时间精度和更大的时间动态范围。
其中，基于双内插的序列发生器工作示意图如图2所示，时钟管理模块用于向整个系统分配时钟，使得整个系统工作在同步时钟下。该模块可以接入外部高稳定度时钟作为参考以提升整个系统的稳定度。
波形存储模块用于将需要播放的波形存储起来，等到播放时再读取。
数据处理模块用于处理从波形存储模块内读出的数据。将原始波形数据发送给原始波形播放模块，将配置数据发送给第一级、第二级时间内插模块。
原始波形播放模块用于生成与播放原始波形。接受数据处理模块发送的原始波形数据，在系统时钟的边沿处翻转输出电平，从而输出原始波形。
双内插模块通过双内插法输出高时间精度波形。模块内包括两级时间内插模块，其中一级时间单元较大，一级时间单元较小，通过实时配置两级时间单元的个数，将原始波形调整成高精度方波序列。
其中，双内插模块的工作示意图如图3所示，包括：两级时间链以及两个多路选择控制器。时间链可以认为是由很多基本的时间单元串联而成，时间单元就是这条时间链最小的时间步进长度。上图中第一级时间链的第一时间单元为t1，第二条时间链的第二时间单元为t2，t1>t2。其中，为了说明的简便，下面均假定波形先经过第一条时间链，再经过第二条时间链，实际上两级时间链的先后对于最终的输出并无影响。
在上述结构图中的原始波形为原始波形播放模块直接输出的方波序列，其时间分辨精度取决于时钟周期。双内插模块接收到由数据处理模块输出的第一级和第二级时间单元的个数并配置，序列经过第一级时间链后，以t1为时间精度，延时输出序列信号，再经过第二级时间链，以t2为时间精度，延时输出序列信号，经过两级时间内插后就可输出高精度的序列信号。
本发明实施例中，假设时钟周期为t，第一级时间单t1，第二级时间单元t2，t1>t2，以一个基本序列的产生为例简要说明序列的产生过程如图4所示：
一个基本的序列(包括一个高电平和一个低电平)数据包含一组高电平(逻辑‘1’)的长度数据和一组低电平(逻辑‘0’)的长度数据。高电平长度数据包含了高电平持续时长、第一级时间单元的配置数据、第二级时间单元的配置数据，低电平长度数据同理。
设高、低电平时间分别为nh和nl，高低电平的第一级时间单元配置数据为nh1和nl1高低电平第二级时间单元配置数据为nh2和nl2。
收到播放指令后原始波形播放模块和双内插模块分别接收到数据处理模块发出的数据，并进行配置。为了使得波形能够正常播放，每一个电平的数据必须在它播放前就加载至原始波形模块和双内插模块中。
原始波形播放模块接收到原始波形数据(nh和nl)后，由原始波形播放模块在时钟的边沿处翻转输出电平，此时输出的序列高电平长度为nh×t，低电平长度为nl×t
加载第一级内插配置数据(nh1和nl1)后，波形就会延时输出。高电平和低电平分别会延时nh1×t1和nl1×t1，所以在只考虑单个序列的情况下，高电平的宽度变成了nh×t+nh1×t1，低电平的宽度变成了nl×t+nl1×t1-nh1×t1。
近似于第一级时间内插，经过第二级时间内插后，在只考虑单个序列的情况下，高电平宽度变为nh×t+nh1×t1+nh2×t2，低电平宽度变为nh×t+nl1×t1+nl2×t2-nh1×t1-nh2×t2
上述过程中，输出信号的高低电平宽度取决于高低电平持续时钟周期nh和nl第一级时间单元的个数nh1和nl1第二级时间单元的个数nh2和nl2。高电平宽度为nh×t+nh1×t1+nh2×t2，低电平宽度为nh×t+nl1×t1+nl2×t2-nh1×t1-nh2×t2。整个过程等效于用第一级时间单元内插时钟周期，用第二级时间单元内插第一级时间单元，从而提升序列的时间精度。
其中，双内插法的等效原理图如图5所示，双内插法采用三级时间单元组合，实现两级时间内插。如图5所示，先用第一级延时单元内插时钟周期，即用若干个第一级时间单元串联来填满t的时间长度，可得链长最短为t/t1-1,再用第二级时间单元内插第一级时间单元，即用第二级时间单元串联来填满t1的时间长度，可得链长最短为t1/t2-1。所以对于任意t2精度的时间长度t均可表示为t＝a×t+b×t1+c×t2，式中b≤(t/t1-1)，c≤(t1/t2-1)，所以只用有限个数的一二级时间单元就能在不改变时间精度的情况下表示大范围的时间长度。所以双内插法序列发生器可以实现大范围的时间精度调节。
因此，对于序列方波的每个电平都由波形数据决定，死时间的主要来源是配置波形数据所用的时间，这一般只需用一两个时钟周期，在高速时钟下仅为纳秒量级。
下面考虑由双内插法实现高精度序列的温度漂移与非线性。由于高精度序列是由三级时间单元组合而成，所以温度漂移与非线性的贡献来源于三个方面：时钟周期t、第一级时间单元、第二级时间单元。对于时钟周期由于可以外接高稳定性时钟作为参考，所以它对温度漂移和非线性的贡献很小。对于第一级时间单元，时间单元较长，易于采取某些温度漂移小，非线性好的方法来实现，例如通过时钟移相的方法等。第二级时间单元较短，很难获得较好的非线性以及温度漂移。所以高精度序列的温度漂移和非线性主要是由第二级延时单元贡献。
其中，时间单元的长短会受温度影响，当温度改变时，时间单元的长度也会改变，这是由温度漂移导致的。
设第二级时间单元的大小为y，y受电子在时间单元中定向运动速度的快慢的影响，其速度越快，通过时间单元的时间就越短，即时间单元的大小y就越小。在半导体内部电场恒定的情况下，电子定向运动速度与电子的迁移率成正比，所以迁移率与时间单元大小y成反比，由于电子迁移率μ是温度的函数，因此，时间单元大小y也是温度的函数，即y＝y(k)(k为温度)。
假设第二级时间单元在室温的值为y0，在温度为k时，每一个时间单元与室温相比由温度带来的偏差为y0-y(k-k0)(k0是室温)，所以双内插法第二条时间链整条链的温度漂移为(t1/t2-1)×(y0-y(k-k0))。由于可以选取合适的t1长度，使得t1/t2较小，这样就可以获得较小的温度漂移。
理想状态下每一个时间单元的大小都是相同的，所以总时间长度与时间单元个数是呈线性关系。非线性是指时间长度的实测值与理想值之间的偏差，偏差越大则非线性越大。假设每级时间单元的与理想值偏差最大值为10％，则整条链的非线性的最大值即为(t1/t2-1)×t2×10％，即理想情况对于任意长度的序列，实测值与理想值之差均小于(t1/t2-1)×t2×10％。选取合适的t1长度，使得t1/t2较小，这样就可以获得较好的非线性。
本发明所述的基于双内插方法的序列发生器工作流程如图6所示，具体工作流程描述如下：
a)空闲状态，此状态下不进行任何操作，等候上位机发送指令，接收到上位机指令则进入步骤b)，否则留在步骤a)；
b)接收到上位机发出指令，进入操作指令判断，如果判断为错误指令则状态跳转至错误状态，判断为数据传输指令则进入步骤c)，判断为校验数据指令则进入步骤d)，判断为播放序列指令则进入步骤e)；
c)将上位机发送的波形数据写入波形数据存储模块，然后等待指令；
d)数据处理模块判断数据是否合法，若合法则等待命令，若非法则转至错误状态；
e)加载原始波形数据和配置内插模块数据，播放高精度序列；
f)播放完毕或接收到新的指令后自动回到空闲状态，若未播放完毕则继续播放；
g)在错误状态时接受重置指令可以返回空闲状态。
与上述的一种序列的生成方法相对应的，本发明还提供了一种序列的生成系统，所述序列发生系统的结构框图如图7所示，包括：
确定模块201，配置模块202和生成模块203。
所述确定模块201，用于当接收到目标序列的时间信息时，依据所述时间信息确定时钟周期的数量、第一延时级数和第二延时级数；
所述配置模块202，用于依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置；
所述生成模块203，用于依据所述时钟周期的数量，确定原始波形，令所述原始波形传递至配置完成的第一时间内插模块和第二时间内插模块，得到所述目标序列。
本发明公开了一种序列的生成系统，包括：当接收到目标序列的时间信息时，依据所述时间信息确定时钟周期的数量、第一延时级数和第二延时级数；依据所述第一延时级数和所述第二延时级数分别对第一时间内插模块和第二时间内插模块中时间单元数量进行配置；依据所述时钟周期的数量，确定原始波形，令所述原始波形传递至配置完成的第一时间内插模块和第二时间内插模块，得到所述目标序列。上述的方法，采用了两级时间内插，其中，内插模块中的两个时间单元均会产生非线性和温度漂移，但是，较大的时间单元对非线性和温度漂移产生的影响可以忽略，产生非线性和温度漂移主要来自于内插模块中较小的时间单元，本发明中减少了较小的时间单元的数量，避免了在生成较高时间精度序列的情况下，受由时间单元组成的延时链的非线性和温度漂移的影响，导致输出序列与理想值的偏差较大的问题。
本发明实施例中，所述配置模块202还包括：验证单元204。
其中，
所述验证单元204，用于对配置结果的合理性进行验证。
本发明实施例中，所述确定模块201包括：解析单元205，第一确定单元206和第二确定单元207。
其中，
所述解析单元205，用于解析所述时间信息，确定所述时间信息中包含的时钟周期的数量和精度等级，所述精度等级包含第一精度等级和第二精度等级；
所述第一确定单元206，用于确定与所述第一精度等级对应的所述第一延时级数；
所述第二确定单元207，用于确定与所述第二精度等级对应的所述第二延时级数。
本发明实施例中，所述配置模块202包括：第一配置单元208和第二配置单元209。
其中，
所述第一配置单元208，用于依据所述第一延时级数对所述第一时间内插模块中包含的第一时间单元的数量进行配置；
所述第二配置单元209，用于依据所述第二延时级数对所述第二时间内插模块中包含的第二时间单元的数量进行配置。
本发明实施例中，所述生成模块203包括：判断单元210和输出单元211。
其中，
所述判断单元210，用于判断原始波形播放数据的播放数量与所述时钟周期的数量是否相同；
所述输出单元211，用于当相同，令所述原始波形播放数据在时钟边沿处翻转输出原始波形。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
最后，还需要说明的是，在本申请中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。