一种PRACH基带信号的求模实现结构及实现方法与流程

本发明涉及通信领域，尤其涉及一种prach(physicalrandomaccesschannel，物理随机接入信道)基带信号的求模实现结构及实现方法。
背景技术：
lte协议中，prach信道上时间连续的随机接入信号s(t)由下式定义：其中t表示时间，0≤t＜tseq+tcp，tseq、tcp取值与前导格式有关，见表1。k0表示prach占用的rb起始位置，k表示占用带宽内的rb索引，k表示随机接入前导与上行数据之间的子载波间隔差别，βprach表示prach信号发射功率系数，n表示zc序列索引，tcp表示循环前缀长度，fra表示随机接入子载波间隔，表示资源块中随机接入前导的频域位置，nzc表示zc序列长度，其取值与前导格式有关，其取值见表2。表1随机接入前导参数表2随机接入参数zc序列定义如下：xu,v(n)＝xu((n+cv)modnzc)(2)cv是计算前导时的时域偏移量，为与v有关的一个变量，此处将其看做是一个独立的变量，取值范围为0≤cv≤nzc-1。基带信号离散形式在公式(1)中，省略βprach，并设采样时间为ts＝1/30.72mhz，将t＝its代入s(t)中，有其中tcp＝ncpts。格式0--3将δfra＝1250代入公式(2)中并省去ts有其中公式(6)为一dft变换。格式4将δfra＝7500代入公式(2)中并省去ts有，其中公式(8)为一dft变换。由公式(5)和公式(7)可知，该离散信号基带信号分为dft变换、idft变换、载波搬移以及添加cp等过程，其生成流程如图1所示。图1中，对于格式0--3，m＝839，n＝24576，完成prach基带信号生成需要一个839点的dft变换和一个24576点的idft变换。对于格式4，m＝139，n＝4096，完成prach基带信号生成需要一个139点的dft变换和一个4096点的idft变换。dft/idft变换是很复杂的运算，直接使用公式变换时复数乘法运算量与点数平方成正比，因此对于上述点数的dft/idft变换尤其是格式0--3时的dft/idft变换不宜直接计算，使用dft/idft变换快速算法库利图基(cooley-tukey)算法可以大大降低dft/idft变换的计算量，但库利图基(cooley-tukey)算法是一般信号dft/idft变换的快速算法，若在生成prach信道的基带信号时直接使用该算法，则没有充分利用zc序列的特殊性；而且dft运算是素数点dft运算(839点或139点)，不宜使用库利图基(cooley-tukey)算法进行分解；idft在格式0--3时是24576点，在格式4时是4096点，尤其在格式0--3时是大点数idft运算，使用库利图基(cooley-tukey)算法仍有很大运算量。在格式0--3时，24576点的idft存在对24576求模，现有实现结构的资源消耗很大。技术实现要素：本发明所要解决的技术问题是：针对现有技术存在的问题，本发明提供一种prach基带信号的求模实现结构及实现方法，通过层层截位，简化求模运算，进而简化信号生成过程中idft的计算，从而简化整个信号生成过程。本发明提供的一种prach基带信号的求模实现结构，该结构为现场可编程门阵列fpga结构，用于实现两个15比特无符号整数x和y的乘积对24576求模，包括分别对x和y进行截位的截位器一和截位器二、s201模块、s202模块、s203模块、s204模块、s205模块、s206模块、s207模块、s208模块、s209模块、s210模块、加法器、减法器、判断器和选择器；截位器一和截位器二具有相同的结构，包括子截位器一、子截位器二、子截位器三、子截位器四、子截位器五、子截位器六、子截位器七、子截位器八、子截位器九和子截位器十，子截位器一和子截位器二分别用于将x或y的高2位和低13位截取并保持高低位顺序不变作为一个无符号整数x1和x2或y1和y2；子截位器三和子截位器四分别用于将x2或y2的高6位和低7位截取并保持高低位顺序不变作为一个无符号整数x21和x22或y21和y22；子截位器五和子截位器六分别用于将x21或y21的高3位和低3位截取并保持高低位顺序不变作为一个无符号整数x211和x212或y211和y212；子截位器七和子截位器八分别用于将x22或y22的高1位和低6位截取并保持高低位顺序不变作为一个无符号整数x221和x222或y221和y222；子截位器九和子截位器十分别用于将x222或y222的高3位和低3位截取并保持高低位顺序不变作为一个无符号整数x2221和x2222或y2221和y2222；s201模块用于对x1和x2进行处理并输出x1mod3和(x1+x2)mod3；s202模块用于对y1和y2进行处理并输出y1mod3和(y1+y2)mod3；s203模块用于对x21和x221进行处理并输出x21mod3和(x21+x221)mod3；s204模块用于对y21和y221进行处理并输出y21mod3和(y21+y221)mod3；s205模块用于对x222、x221、y221和y222进行处理并输出p23＝x22*y22；s206模块用于对s201模块和s202模块的输出进行处理并输出p1＝(x1mod3*(y1+y2)mod3+y1mod3*(x1+x2)mod3)mod3；s207模块用于对s203模块和s204模块的输出进行处理并输出p21+p221＝(x21mod3*(y21+y221)mod3+y21mod3*(x21+x221)mod3)mod3；s208模块用于对x211、x212、x2221、x2222、y211、y212、y2221和y2222进行处理并输出m＝x211*y2222+x212*y2221+y211*x2222+y212*x2221、x211*y2221+y211*x2221和128*(x212*y2222+y212*x2222)，且前两个输出为s209模块的输入；s209模块用于对s208模块的前两个输出进行处理并输出x211*y2221+y211*x2221+m1和1024*m2；s210模块的用于对s206模块和s207模块的输出及s209模块的输出x211*y2221+y211*x2221+m1进行处理并输出8192*(p1+p21+p221+x211*y2221+y211*x2221+m1)mod3；加法器用于对s210模块和s205模块的输出以及s209模块的输出1024*m2和s208模块的输出128*(x212*y2222+y212*x2222)进行求和并输出为q；减法器用于将q减去24576；判断器用于判断减法器的输出是否大于等于0，是则输出为1，否则输出为0；选择器的顶端输入为判断器的输出，第一个数输入和第二个数输入分别为减法器的输出和输入，其顶端输入取值只能为1或0，为1时输出第一个数，为0时输出第二个数。进一步，s201模块和s202模块具有相同的结构，包括4个加法器、12个截位器和2个求模模块；该求模模块包括减法器、判断器和选择器，减法器用于将求模模块的输入减去3，判断器用于判断减法器的输出是否大于等于0，是则输出为1，否则输出为0，选择器的顶端输入为判断器的输出，第一个数输入和第二个数输入分别为减法器的输出和输入，其顶端输入取值只能为1或0，为1时输出第一个数，为0时输出第二个数；其第1-7个截位器的输入均为第1个加法器的输出，其输出均作为第2个加法器的输入，分别用于将第1个加法器的输出数的第12到13位、第10到11位、第8到9位、第6到7位、第4到5位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第8-10个截位器的输入均为第2个加法器的输出，其输出均作为第3个加法器的输入，分别用于将第2个加法器的输出数的第4位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第11-12个截位器的输入均为第3个加法器的输出，其输出均作为第4个加法器的输入，分别用于将第3个加法器的输出数的第2位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第1个求模模块的输入为x1或y1，其第2个求模模块的输入为其第4个加法器的输出。进一步，s203模块和s204模块具有相同的结构，包括5个截位器、3个加法器和2个求模模块；其第1-3个截位器的输入均为x21或y21，其输出均作为第1个加法器的输入，分别用于将x21或y21的第4到5位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；第4-5个截位器的输入均为第1个加法器的输出，其输出均作为第2个加法器的输入，分别用于将第1个加法器的输出数的第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第3个加法器用于将第2个加法器的输出与x221或y221进行求和；其2个求模模块的输入分别为第2个加法器和第3个加法器的输出。进一步，s206模块和s207模块具有相同的结构，均包括2个乘法器、3个求模模块和1个加法器；其2个乘法器的输出分别作为2个求模模块的输入，这2个求模模块的输出均作为其加法器的输入，该加法器的输出作为其第3个求模模块的输入。进一步，s209模块包括12个截位器、3个加法器、1个乘法器和1个求模模块；其第1-3个截位器的输入均为x211*y2221+y211*x2221，分别用于将其输入数的第4到5位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；第4-7个截位器的输入均为m，分别用于将其输入数m的第7位、第5到6位、第3到4位和第0到2位截取并保持高低顺序不变作为一个无符号整数；第1-6个截位器的输出均作为第1个加法器的输入；第7个截位器的输出作为乘法器的输入，该乘法器用于将其输入乘以1024；其第8-10个截位器的输入均为第1个加法器的输出，其输出均作为第2个加法器的输入，分别用于将第1个加法器的输出数的第4位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第11-12个截位器的输入均为第2个加法器的输出，其输出均作为第3个加法器的输入，分别用于将2个加法器的输出数的第2位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其求模模块的输入为第3个加法器的输出。进一步，s210模块包括2个截位器、2个加法器、1个求模模块和1个乘法器；其2个截位器的输入均为其第1个加法器的输出，该2个截位器的输出均作为其第2个加法器的输入，分别用于将该第1个加法器的输出数的第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其求模模块的输入为该第2个加法器的输出；其乘法器用于将该求模模块的输出乘以8192。进一步，s208模块包括s301模块和s302模块，其输入分别为y2221和x2221，且这两个模块具有相同的结构，均包括2个截位器、1个加法器和1个求模模块；其2个截位器的输入均为y2221或x2221，该2个截位器的输出均作为其加法器的输入，分别由于将其输入数y2221或x2221的第2位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其求模模块的输入为该加法器的输出。本发明另一方面提供的一种prach基带信号的求模实现方法，该方法用于实现两个15比特无符号整数x和y的乘积对24576求模，且通过现场可编程门阵列fpga硬件平台实现，包括：分别通过截位器一和截位器二对x和y进行截位，截位器一和截位器二进行截位的方法相同，包括：通过子截位器一和子截位器二将其输入数x或y的高2位和低13位截取并保持高低位顺序不变作为一个无符号整数x1和x2或y1和y2；通过子截位器三和子截位器四将x2或y2的高6位和低7位截取并保持高低位顺序不变作为一个无符号整数x21和x22或y21和y22；通过子截位器五和子截位器六将x21或y21的高3位和低3位截取并保持高低位顺序不变作为一个无符号整数x211和x212或y211和y212；通过子截位器七和子截位器八将x22或y22的高1位和低6位截取并保持高低位顺序不变作为一个无符号整数x221和x222或y221和y222；通过子截位器九和子截位器十将x222或y222的高3位和低3位截取并保持高低位顺序不变作为一个无符号整数x2221和x2222或y2221和y2222；通过s201模块对x1和x2进行处理并输出x1mod3和(x1+x2)mod3；通过s202模块对y1和y2进行处理并输出y1mod3和(y1+y2)mod3；通过s203模块对x21和x221进行处理并输出x21mod3和(x21+x221)mod3；通过s204模块对y21和y221进行处理并输出y21mod3和(y21+y221)mod3；通过s205模块对x222、x221、y221和y222进行处理并输出p23＝x22*y22；通过s206模块对s201模块和s202模块的输出进行处理并输出p1＝(x1mod3*(y1+y2)mod3+y1mod3*(x1+x2)mod3)mod3；通过s207模块对s203模块和s204模块的输出进行处理并输出p21+p221＝(x21mod3*(y21+y221)mod3+y21mod3*(x21+x221)mod3)mod3；通过s208模块对x211、x212、x2221、x2222、y211、y212、y2221和y2222进行处理并输出m＝x211*y2222+x212*y2221+y211*x2222+y212*x2221、x211*y2221+y211*x2221和128*(x212*y2222+y212*x2222)，且将前两个输出作为s209模块的输入；通过s209模块对s208模块的前两个输出进行处理并输出x211*y2221+y211*x2221+m1和1024*m2；通过s210模块对s206模块和s207模块的输出及s209模块的输出x211*y2221+y211*x2221+m1进行处理并输出8192*(p1+p21+p221+x211*y2221+y211*x2221+m1)mod3；通过加法器对s210模块和s205模块的输出以及s209模块的输出1024*m2和s208模块的输出128*(x212*y2222+y212*x2222)进行求和并输出q；通过减法器将q减去24576；通过判断器判断减法器的输出是否大于等于0，是则输出为1，否则输出为0，并将该判断器的输出作为其选择器的顶端输入；当选择器的顶端输入为1时输出减法器的输出，当顶端输入为0时输出减法器的输入。与现有技术相比，本发明需要11个无符号整数乘法以及一些截位、加法(减法)、比较、选择等简单运算，11个乘法中，只有一个乘法是6比特*6比特乘法，其余10个乘法都是2比特*2比特或3比特*3比特或2比特*3比特，因此在fpga实现时，资源消耗较小，并简化了整个信号生成过程。附图说明本发明将通过例子并参照附图的方式说明，其中：图1为本发明
背景技术：
中的基带信号生成流程图；图2为本发明实施例给出的求模结构示意图；图3为本发明实施例给出的求模结构中s201模块和s202模块实现结构图；图4为本发明实施例给出的求模结构中s203模块和s204模块实现结构图；图5为本发明实施例给出的求模结构中s205模块实现结构图；图6为本发明实施例给出的求模结构中s206模块和s207模块实现结构图；图7为本发明实施例给出的求模结构中s208模块实现结构图；图8为本发明实施例给出的求模结构中s209模块实现结构图；图9为本发明实施例给出的求模结构中s210模块实现结构图；图10为本发明实施例给出的s208模块中s301模块和s302模块实现结构图。具体实施方式本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。本说明书中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。本发明的求模算法原理和实现结构具体如下。本发明的求模结构表示两个无符号整数相乘后对24576求模运算。本发明提供一种简单且适宜在fpga上实现的算法。设两个输入分别为x,y，输出为p，则p＝(x*y)mod24576(21)在lte系统中，x,y,p均可用15比特位宽表示，通过截位，将x,y表示如下：x＝8192*x1+x2,y＝8192*y1+y2(22)x2＝128*x21+x22,y2＝128*y21+y22(23)x21＝8*x211+x212,y21＝8*y211+y212(24)x22＝64*x221+x222,y22＝64*y221+y222(25)x222＝8*x2221+x2222,y222＝8*y2221+y2222(26)其中x1,x2,y1,y2,x21,x22,y21,y22,x211,x212,y211,y212,x221,x222,y221,y222,x2221,x2222,y2221,y2222均为无符号整数，其位宽及意义如表3所示表3参数位宽参数位宽意义x12x高2位x213x低13位y12y高2位y213y低13位x216x2高6位x227x2低7位y216y2高6位y227y2低7位x2113x21高3位x2123x21低3位y2113y21高3位y2123y21低3位x2211x22高1位x2226x22低6位y2211y22高1位y2226y22低6位x22213x222高3位x22223x222低3位y22213y222高3位y22223y222低3位将公式(22)到公式(26)代入公式(21)中有：p＝(x*y)mod24576＝((8192*x1+x2)*(8192*y1+y2))mod24576＝((x1*y1*2+x1*y2+x2*y1)mod3*8192+x2*y2)mod24576＝(8192*p1+p2)mod24576(27)其中p1＝(x1*y1*2+x1*y2+x2*y1)mod3＝(x1mod3*(y1+y2)mod3+y1mod3*(x1+x2)mod3)mod3(28)p2＝(x2*y2)mod24576＝(128*x21+x22)*(128*y21+y22)mod24576＝(8192*p21+128*p22+p23)mod24576(29)其中p21＝(2*x21*y21)mod3，p22＝(x21*y22+y21*x22)mod192，p23＝x22*y22p22＝(x21*y22+y21*x22)mod192＝(x21*(64*y221+y222)+y21*(64*x221+x222))mod192＝(64*p221+p222)mod192(30)其中p221＝(x21*y221+y21*x221)mod3，p222＝(x21*y222+y21*x222)mod192p222＝(x21*y222+y21*x222)mod192＝((8*x211+x212)*(8*y2221+y2222)+(8*y211+y212)*(8*x2221+x2222))mod192＝(64*(x211*y2221+y211*x2221)mod3+8*(x211*y2222+x212*y2221+y211*x2222+y212*x2221)+x212*y2222+y212*x2222)mod192(31)因此p＝(x*y)mod24576＝(p1*8192+p2)mod24576＝(p1*8192+8192*p21+128*p22+p23)mod24576＝(p1*8192+8192*p21+128*((64*p221+p222)mod192)+p23)mod24576＝(8192*(p1+p21)mod3+8192*p221mod3+128*p222mod192+p23)mod24576＝(8192*(p1+p21+p221+x211*y2221+y211*x2221)mod3+1024*(x211*y2222+x212*y2221+y211*x2222+y212*x2221)mod24+128*(x212*y2222+y212*x2222)mod192+p23)mod24576(32)令m＝x211*y2222+x212*y2221+y211*x2222+y212*x2221＝8*m1+m2，m为8比特无符号整数，m1为5比特无符号整数，m2为3比特无符号整数，则mmod24＝(8*m1+m2)mod24＝8*m1mod3+m2(33)综合有p＝(x*y)mod24576＝(p1*8192+p2)mod24576＝(p1*8192+8192*p21+128*p22+p23)mod24576＝(p1*8192+8192*p21+128*((64*p221+p222)mod192)+p23)mod24576＝(8192*(p1+p21)mod3+8192*p221mod3+128*p222mod192+p23)mod24576＝(8192*(p1+p21+p221+x211*y2221+y211*x2221+m1)mod3+1024*m2+128*(x212*y2222+y212*x2222)+p23)mod24576＝qmod24576(34)其中q＝(8192*(p1+p21+p221+x211*y2221+y211*x2221+m1)mod3+1024*m2+128*(x212*y2222+y212*x2222)+p23(35)由公式(35)易知q≤40065，故因此只需要计算q值，便可以简单的计算出p值。而在q值计算过程中，除了mod3运算外，其他均为普通的加法和乘法运算。下面介绍mod3运算在fpga上实现的算法原理。不失一般性，设w＝(a*u+b*v)mod3，且a,u,b,v均为8比特无符号整数，a＝{a0,a1,a2,a3,a4,a5,a6,a7}，a0,a1,a2,a3,a4,a5,a6,a7分别表示a的最低比特位、次低比特位...最高比特位。将a表示为a＝a1+4*a2+16*a3+64*a4(37)则a1＝{a0,a1},a2＝{a2,a3}，a3＝{a4,a5}，a4＝{a6,a7}。amod3＝(a1+4*a2+16*a3+64*a4)mod3＝(a1+a2+a3+a4)mod3,将a1+a2+a3+a4看做一个4比特无符号整数，反复使用公式(37)可最终计算出amod3。同理可计算出bmod3，umod3，vmod3，(amod3*umod3)mod3，(bmod3*vmod3)mod3的值。则其中k＝(amod3*umod3)mod3+(bmod3*vmod3)mod3。fpga具体实现结构如图2所示，图2中，首先通过截位器分别对x和y进行相同的截位处理，然后通过s201模块、s202模块、s203模块、s204模块、s205模块、s206模块、s207模块、s208模块、s209模块、s210模块、加法器、减法器、判断器和选择器对相应数据进行处理。对x和y进行截位处理均需要10个截位器，这10个截位器中的第1个截位器用于将其输入数的第13位到14位截取并保持高低位顺序不变作为一个无符号整数，其余截位器类推。选择器有三个输入，顶端输入取值只能为1或0，为1时输出第一个数，为0时输出第二个数。s201模块、s202模块、s203模块、s204模块、s205模块、s206模块、s207模块、s208模块、s209模块和s210模块的实现结构分别如图3-图9所示。图3-图10中的截位器和选择器等均与前述对应模块类似。s201模块和s202模块具有相同的结构，如图3所示，包括4个加法器、12个截位器和2个求模模块；该求模模块包括减法器、判断器和选择器，减法器用于将求模模块的输入减去3，判断器用于判断减法器的输出是否大于等于0，是则输出为1，否则输出为0，选择器的顶端输入为判断器的输出，第一个数输入和第二个数输入分别为减法器的输出和输入，其顶端输入取值只能为1或0，为1时输出第一个数，为0时输出第二个数；其第1-7个截位器的输入均为第1个加法器的输出，其输出均作为第2个加法器的输入，分别用于将第1个加法器的输出数的第12到13位、第10到11位、第8到9位、第6到7位、第4到5位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第8-10个截位器的输入均为第2个加法器的输出，其输出均作为第3个加法器的输入，分别用于将第2个加法器的输出数的第4位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第11-12个截位器的输入均为第3个加法器的输出，其输出均作为第4个加法器的输入，分别用于将第3个加法器的输出数的第2位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第1个求模模块的输入为x1或y1，其第2个求模模块的输入为其第4个加法器的输出。s203模块和s204模块具有相同的结构，如图4所示，包括5个截位器、3个加法器和2个求模模块；其第1-3个截位器的输入均为x21或y21，其输出均作为第1个加法器的输入，分别用于将x21或y21的第4到5位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；第4-5个截位器的输入均为第1个加法器的输出，其输出均作为第2个加法器的输入，分别用于将第1个加法器的输出数的第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第3个加法器用于将第2个加法器的输出与x221或y221进行求和；其2个求模模块的输入分别为第2个加法器和第3个加法器的输出。如图5所示，s205模块包括1个与模块、2个选择器、3个乘法器和1个加法器，其选择器与前述选择器类似。s206模块和s207模块具有相同的结构，如图6所示，均包括2个乘法器、3个求模模块和1个加法器；其2个乘法器的输出分别作为2个求模模块的输入，这2个求模模块的输出均作为其加法器的输入，该加法器的输出作为其第3个求模模块的输入。如图7所示，s208模块只需要9个乘法器、3个加法器及s301模块和s302模块即可实现，s301模块和s302模块的实现结构如图10所示。s301模块和s302模块均包括2个截位器、1个加法器和1个求模模块；其2个截位器的输入均为y2221或x2221，该2个截位器的输出均作为其加法器的输入，分别由于将其输入数y2221或x2221的第2位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其求模模块的输入为该加法器的输出。如图8所示，s209模块包括12个截位器、3个加法器、1个乘法器和1个求模模块；其第1-3个截位器的输入均为x211*y2221+y211*x2221，分别用于将其输入数的第4到5位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；第4-7个截位器的输入均为m，分别用于将其输入数m的第7位、第5到6位、第3到4位和第0到2位截取并保持高低顺序不变作为一个无符号整数；第1-6个截位器的输出均作为第1个加法器的输入；第7个截位器的输出作为乘法器的输入，该乘法器用于将其输入乘以1024；其第8-10个截位器的输入均为第1个加法器的输出，其输出均作为第2个加法器的输入，分别用于将第1个加法器的输出数的第4位、第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其第11-12个截位器的输入均为第2个加法器的输出，其输出均作为第3个加法器的输入，分别用于将2个加法器的输出数的第2位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其求模模块的输入为第3个加法器的输出。如图9所示，s210模块包括2个截位器、2个加法器、1个求模模块和1个乘法器；其2个截位器的输入均为其第1个加法器的输出，该2个截位器的输出均作为其第2个加法器的输入，分别用于将该第1个加法器的输出数的第2到3位和第0到1位截取并保持高低顺序不变作为一个无符号整数；其求模模块的输入为该第2个加法器的输出；其乘法器用于将该求模模块的输出乘以8192。本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。当前第1页12