解调数据产生同步数据接口信号的方法与流程

本发明涉及数字通信领域中，关于数字接收机中解调数据产生同步数据接口信号的方法。

背景技术：

在数字通信系统中，中频接收机对输入模拟信号采样得到数字信号，再进行载波同步、位同步等处理后得到解调数据。解调数据经过信息处理单元完成帧同步和信息译码后，按转发协议发送到下一级数据转发单元，其中一种转发协议为同步数据接口协议。单路同步数据接口协议包含一根数据线和相应数据随路时钟线，同步数据接口协议要求数据在发送期间必须连续均匀，每比特数据持续时间应基本相同；时钟在发送期间也必须连续均匀，且时钟占空比在50％左右。此种同步接口协议可在不同设备之间传输较高速率的数据。

解调器与信息处理单元接口为i、q两路解调数据与相应随路时钟，解调数据为位同步器恢复的多位宽数据，随路时钟为位同步器恢复的占空比约为50％的时钟。若信息处理单元不改变数据速率则解调器与信息处理单元接口信号即可直接用于同步数据接口信号。但实际情况是信息处理单元通常在对信息处理过程中，为实现同步设计会将随路时钟取沿后变换为随路使能钟，且处理过程中通常都会改变数据速率，包含但不限于以下处理：将四相相移键控qpsk类信号i、q数据拼为一路数据，此时数据速率将提高一倍；对解调数据中的卷积码进行维特比译码，译码前后数据速率变化为编码率，如对3/4卷积译码后数据速率降为译码前的3/4，为工程实现方便，通常对3/4卷积译码速率调整的处理方式为，直接对输入随路钟按照译码逻辑每4个扣掉一个，显然译码后随路钟不再连续均匀；对解调数据中的分组码进行译码，通常会将数据提速至一个相对较高的速率进行译码，以减少译码时间，因此译码后数据速率较高，且每帧突发不连续。可见不同的调制方式和译码方式处理后的译码数据和随路使能钟不再连续均匀，且数据格式各不相同。

同步接口(synchronousinterface)是数字网中，能按规定性能水平提供定时信息的接口。同步接口采用同步传输方式。采用同步传输方式时，由多个字符组成一个信息帧，每个信息帧用同步字符作为开始，在统一的时钟信号控制下，发送端将信息帧中的字符一个接一个地通过同步接口传输。当没有信息要传输时，信息帧中要填上空字符，因为同步传输方式不允许有间隙存在。数据接口同步是数字系统设计的重要问题，是造成系统不稳定工作的重要原因。如果解调数据及随路时钟经过信息处理单元后不满足同步数据接口协议，在信息处理单元中难以通过解调器送出的数据随路时钟生成各种不同倍数，特别是非整数倍的时钟，且未处理好则会产生钟差，再小的钟差都会导致系统运行一段时间后，导致缓存读空或溢出，从而使同步数据接口信号出错影响设备稳定性。

技术实现要素：

本发明针对上述现有技术存在的不足之处，提供一种适应性高、稳定性强，解调数据产生同步数据接口信号的方法，以适应多种不同调制方式，不同编译码方式。

本发明的上述目的可以通过下述技术方案予以实现：一种解调数据产生数字信号同步数据接口信号实现方法，具有如下技术特征：在数字接收机中，内置于解调器中的位同步器向信息处理单元传输解调数据、随路时钟和恢复时钟，信息处理单元中的译码和帧同步模块实时接收解调数据和随路时钟，并对解调数据按预设调制模式和译码方式进行帧同步和译码处理，为使各种不同数据格式匹配同步数据接口协议，将译码数据和随路使能钟送入同步数据接口处理模块，同步数据接口模块按相应逻辑缓存后，对译码和帧同步模块处理后的各种不同数据格式转换为符合同步数据接口协议的信号，即用位同步器送来的恢复时钟，连续读取缓存，产生符合要求的同步数据接口数据和同步数据接口时钟。

本发明具有如下有益效果：

(1)适应性高。本发明采用同步数据接口处理模块对译码和帧同步模块处理后的各种不同数据格式转换为符合同步数据接口协议的信号。不同的调制方式和译码方式处理后的译码数据和随路使能钟不再连续均匀，且数据格式各不相同。同步数据接口处理模块对不同数据格式采取不同的输入缓存方式，用解调器送来的恢复时钟连续读取缓存，即可产生符合要求同步数据接口数据和同步数据接口时钟。

(2)稳定性强。本发明中的恢复时钟在位同步器中产生。在位同步器中产生解调数据随路时钟的同时，即可一起产生同源高精度的各种倍数时钟，供后端同步数据接口处理模块作恢复时钟使用，这样既解决各种倍数时钟难以产生的问题又解决了钟差造成的稳定性问题。

本发明特别适用于数字通信系统中不同设备之间的数据传输。

附图说明

下面结合附图和实施实例对本发明进一步说明。

图1是本发明解调数据产生同步数据接口信号的方法原理框图。

图2是图1在bpsk调制3/4卷积译码各模块主要接口时序图。

图3是图1在qpsk调制rs译码各模块主要接口时序图。

图4是图1中同步数据接口处理模块原理框图。

具体实施方式

参阅图1。在以下描述的实施例中，一种解调数据产生同步数据接口信号的方法，具有如下技术特征：在数字接收机中，内置于解调器中的位同步器向信息处理单元传输解调数据、随路时钟和恢复时钟，信息处理单元中的译码和帧同步模块实时接收解调数据和随路时钟，并对解调数据按预设调制模式和译码方式进行帧同步和译码处理，为使各种不同数据格式匹配同步数据接口协议，将译码数据和随路使能钟送入同步数据接口处理模块同步数据接口处理模块按相应逻辑缓存后，对译码和帧同步模块处理后的各种不同数据格式转换为符合同步数据接口协议的信号，即用位同步器送来的恢复时钟，连续读取缓存，产生符合要求的同步数据接口数据和同步数据接口时钟。

恢复时钟在位同步器中产生，在位同步器中产生解调数据随路时钟的同时，即可一起产生同源高精度的各种倍数时钟，供后端同步数据接口处理模块作恢复时钟使用。

同步数据接口处理模块对不同数据格式采取不同的输入缓存方式。

为进一步说明不同调制方式和译码方式对译码后数据格式的影响，分别以bpsk调制+3/4卷积编码、qpsk调制+rs编码为例进行说明。

参阅图2。在bpsk调制+3/4卷积编码条件下，为方便说明各模块主要接口时序图未考虑各模块的处理时延等因素。信息处理单元对解调数据中的卷积码进行维特比译码，译码前后数据速率变化为编码率，如对3/4卷积译码后数据速率降为译码前的3/4，为工程实现方便，通常对3/4卷积译码速率调整的处理方式为直接对输入随路钟按照译码逻辑每4个扣掉一个，显然由于被扣掉时钟译码后随路钟不再连续均匀。而位同步器中产生解调数据随路时钟的同时，即可一起产生同源高精度的各种倍数恢复时钟，恢复时钟与译码后随路使能钟整体频率一致不存在钟差，所以使用恢复时钟作为同步数据接口处理模块中缓存的读时钟是可靠的。

参阅图3。qpsk调制+rs编码条件下，信息处理单元将解调器送出的i、q两路解调数据拼位后送入帧同步及rs译码处理，i、q数据拼成一路数据流后的随路钟频率变为解调随路钟的2倍，rs译码输出数据和随路钟使能频率较高且每帧突发不连续，但rs译码不会改变帧频，故用位同步器产生的2倍解调随路时钟作为同步数据接口处理模块中缓存的读时钟是可靠的。

参阅图4。同步数据接口处理模块包含预处理子模块和双口ram子模块。预处理子模块以输入的连续帧标识分为两种不同逻辑，使用输入数据随路使能钟和帧同步脉冲产生双口ram写地址，同时以写地址为基准向双口ram送入写数据，双口ram读地址以恢复时钟为驱动，连续对双口ram读出同步数据接口数据，对恢复时钟延迟输入数据到同步数据接口数据的时间后得到同步数据接口时钟。

为保证不同模式读写不冲突双口ram以乒乓模式工作，双口ram的深度为2倍帧长度，读地址上电第一次最高位为写地址最高位的反，以保证读写不冲突，之后读地址读到帧长度时对读地址最高位取反可保证读数据连续。

若预处理子模块输入的连续帧标识有效，表明译码和帧同步模块送入同步数据接口处理模块的输入数据和随路使能钟每帧连续而非每帧突发，当输入的帧同步脉冲有效时，预处理子模块对写地址最高位取反，即开始对双口ram另一片地址开始写数据；若连续帧标识无效，表明译码和帧同步模块送入同步数据接口处理模块的输入数据和随路使能钟每帧突发不连续，预处理子模块写地址写到帧长度时对写地址最高位取反，即开始对双口ram另一片地址开始写数据。

本发明可以在可编程门阵列fpga芯片中实现，也可以在专用集成电路asic芯片中实现。

以上结合附图对本发明进行了详细描述，但需要指出的是，本发明适用各种调制方式和译码方式包括但不限于上文提到bpsk/qpsk调制和3/4卷积、rs译码。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。另外，本发明未详细说明部分属于本领域技术人员公知常识。