MIPIC-PHY信号发生方法、装置及系统与流程

本发明涉及液晶模组技术领域，具体地指一种mipic-phy信号发生方法、装置及系统。

背景技术：

随着科技的进步，人们对高清分辨率显示模组的需求愈发强烈，目前mipidphy接口由于其速率瓶颈限制，无法达到10gbps及以上传输速率要求。因此，vesa协会提出了满足更高速率传输要求的mipic-phy接口协议，该协议定义了每lane5.7gbps的传输速率，最大支持6lane，高达34gbps的吞吐量。目前已有液晶模组厂在研发c-phy接口显示模组以应对市场需求。在c-phy模组流入市场前，需要对模组进行检测，用以判断该模组是否为合格品，其中，最重要的一个检测项是该模组是否支持c-phy协议。为满足该测试要求，需要有能够产生c-phy信号的信号发生器，而目前市面上只有少量几款国外芯片能输出c-phy信号，且对应用场景有过多限制，不利于更多场景下的应用。

技术实现要素：

本发明的目的在于克服现有技术的不足，而提出了一种mipic-phy信号发生方法、装置及系统，适用于液晶模组是否支持c-phy协议的检测。

为达到上述目的，本发明提及的一种mipic-phy信号发生方法，其特殊之处在于，包括如下步骤：

1)接收c-phy信号启动参数和图像源数据，根据启动参数进行数据管理和流程控制；

2)对启动参数中的码流进行封装，形成lp信号组包；

3)根据one-hot编码原则对lp信号组包的数据进行one-hot编码，将编码后的lp信号映射到3-wire上传输；

4)对图像源数据进行封装，将组包好的hs信号分布到每lane上；

5)对hs信号的组包中携带的电压信息进行编码后再输出，将并行的编码后的hs信号的组包转换为每条wire线路的串行输出

6)将高速信号和低速信号混叠形成c-phy信号源向模组输出。

优选地，所述启动参数包括lane数，水平/垂直方向前后肩参数、分辨率、刷新率、低速信号控制码流。

优选地，所述步骤2)中对码流的封装过程包括增加lp起始包、lp包头、c-phy校验、crc16校验码、lp结束包的字段。

优选地，所述步骤4)中对图像源数据封装的过程包括增加hs起始包、hs包头、ssdc检测码、crc12校验码、crc16校验码、hs结束包的字段的数据源组包。

优选地，所述步骤4)中将组包数据源分布的过程包括：按照16bit为单位依次分布到每lane上，对每lane上以16bit为单位的数据源组包进行区间划分，然后根据c-phy协议制定的映射表格完成16bit-21bit映射，再将21bit数据平分到3-wire上完成逻辑端口到物理端口的映射。

本发明还提出一种mipic-phy信号发生装置，其特殊之处在于，所述装置包括设置于fpga芯片上的控制处理模块、图像生成模块、c-phy协议处理模块、物理信号映射处理模块、高速信号发送接口；

所述控制处理模块：用于根据启动参数进行数据管理和流程控制，将启动参数发送至c-phy协议处理模块；

所述图像生成模块：用于根据启动参数产生图像源数据发送至c-phy协议处理模块；

所述c-phy协议处理模块：用于根据启动参数生成lp信号，根据图像源数据生成hs信号，并按照c-phy协议对lp信号、hs信号分别组包，将lp信号、hs信号的组包分别分配到物理链路上；

所述物理信号映射处理模块：用于对hs信号的组包中携带的电压信息进行编码后再输出，用于指导硬件电压翻转；

所述高速信号发送接口：用于将并行编码后的hs信号转换为每条wire线路的串行输出。

进一步地，所述装置还包括用于产生c-phy信号启动参数的指令发送模块、用于输出fpga芯片工作电压的电源控制模块和用于将高速信号和低速信号混叠向模组提供c-phy信号源的高速/低速信号叠加处理模块。

更进一步地，所述c-phy协议处理模块包括lp信号组包处理模块、lp信号编码处理模块、lp信号分3wire处理模块、hs信号组包处理模块、hs信号分lane处理模块、hs信号映射处理模块。

更进一步地，所述c-phy协议处理模块还包括lp信号反向解析处理模块，所述lp信号反向解析处理模块用于接收链路中的反向回传数据，根据逆向处理方式还原反向链路中的控制码字。

本发明另外提出一种mipic-phy信号发生的系统，包括硬盘、中央处理器以及存储在该存储器中并可在该处理器上运行的计算机程序，其特殊之处在于，该中央处理器被配置为执行该计算机程序时实现如上述方法的步骤。

本发明是基于fpga实现的mipic-phy信号最简发生器，简化了处理流程，避免了数据交互处理，只需要简单的指令输入就能实现c-phy信号的输出，且最大支持并行6lane，每lane17.1gbps的数据传输速度，满足市面上的任意分辨率c-phy模组的吞吐量要求，同时该装置便于功能扩展，移植到其他应用平台、不同应用场景中使用，具有适应性强，布局布线简单，硬件成本低特定，值得推广应用。

附图说明

图1为本发明一种mipic-phy信号发生装置的结构示意图。

图2为lp信号处理流程图。

图3为hs信号处理流程图。

具体实施方式

下面结合附图及实施例对本发明作进一步的详细描述，但该实施例不应理解为对本发明的限制。

如图1所示，本发明提出的一种mipic-phy信号发生装置，包括指令发送模块、电源控制模块、高速/低速信号叠加处理模块和设置于fpga芯片上的控制处理模块、图像生成模块、c-phy协议处理模块、物理信号映射处理模块、高速信号发送接口。

指令发送模块用于产生c-phy信号启动参数。指令发送模块发送的指令有产生c-phy信号所需要配置的启动参数：lane数，水平/垂直方向前后肩参数、分辨率、刷新率、低速信号控制码流等。指令发送模块可以通过串口/网口或者其他数据传输接口实现和fpga芯片间的通信。

电源控制模块用于输出fpga芯片所需工作电压使芯片正常工作。fpga芯片上设置有控制处理模块、图像生成模块、c-phy协议处理模块、物理信号映射处理模块、高速信号发送接口。

控制处理模块：用于根据启动参数进行数据管理和流程控制，将启动参数发送至c-phy协议处理模块。

图像生成模块：用于根据启动参数产生图像源数据发送至c-phy协议处理模块。

c-phy协议处理模块：用于根据启动参数生成lp信号，根据图像源数据生成hs信号，并按照c-phy协议对lp信号、hs信号分别组包，将lp信号、hs信号的组包分别分配到物理链路上。

c-phy协议处理模块包括lp信号组包处理模块、lp信号编码处理模块、lp信号分3wire处理模块、lp信号反向解析处理模块、hs信号组包处理模块、hs信号分lane处理模块、hs信号映射处理模块。

lp信号组包处理模块用于对启动参数中的码流进行封装，增加lp起始包、lp包头、c-phy校验、crc16校验码、lp结束包的字段。low-power信号以其低速传输特性命名，用于发送控制码字。协议规定在发送控制码字前需对码流进行封装，增加lp起始包、lp包头、ecc校验、crc16校验码、lp结束包等字段。lp信号组包处理模块主要完成这一功能。

lp信号编码处理模块用于根据one-hot编码原则对lp信号组包的数据进行one-hot编码。

lp信号分3wire处理模块用于实现lp信号从8bit到3-wire的映射功能。c-phy协议规定low-power信号由3-wire传输，因此lp信号分3wire处理模块主要完成8bit到3-wire的映射功能

lp信号反向解析处理模块用于接收链路中的反向回传数据，根据逆向处理方式还原反向链路中的控制码字，以供开发人员分析。

hs信号组包处理模块用于对图像源数据进行封装，增加hs起始包、hs包头、ssdc检测码、crc12校验码、crc16校验码、hs结束包的字段。high-speed信号以高速传输特性命名，用于发送高速图像数据。协议规定在发送控制码字前需对码流进行封装，增加hs起始包、hs包头、ssdc检测码、crc12校验码、crc16校验码、hs结束包等字段。hs信号组包处理模块主要完成这一功能。

hs信号分lane处理模块用于将组包好的数据源按照16bit为单位依次分布到每lane上。c-phy协议规定high-speed信号需以16bit为单位在lane上进行传输，这与low-power信号8bit为单位进行传输有差异，因此high-speed信号分lane处理模块主要完成lane分配处理，将组包好的数据源按照16bit为单位依次分布到每lane上，而lane个数这个参数是控制处理模块从指令发送模块中发出的信息中提取出来的。

hs信号映射处理模块用于对16bit信号进行区间划分，将21bit数据平分到3-wire上完成逻辑端口到物理端口的映射。c-phy协议规定high-speed物理信号需在3-wire上传输，这就需要有一个转换接口完成逻辑16bit到物理3-wire端口映射。hs信号映射处理模块先对16bit信号进行区间划分，然后根据c-phy协议制定的映射表格完成16bit-21bit映射，最后将21bit数据平分到3-wire上完成逻辑端口到物理端口的映射。

物理信号映射处理模块：用于对hs信号的组包中携带的电压信息进行编码后再输出，用于指导硬件电压翻转。c-phy协议定义了hs信号在物理链路上传输电压始终是变化的，呈现高、中、低三种电压，由于fpga一个管脚只能输出一种电压值要么高电平1要么低电平0，没有中间电平状态，故需要借助2bit电压编码来表示高中低三种电压状态，因此需要物理信号映射处理模块将各bit携带的电压信息进行编码后再输出，用于指导硬件电压进行翻转。

高速信号发送接口：用于将并行编码后的hs信号转换为每条wire线路的串行输出。高速信号发送接口模块将并行的映射数据转成每wire线串行输出，该功能可基于fpga内部的transceiver或者其他串并转换接口实现。

高速/低速信号叠加处理模块用于将高速信号和低速信号混叠向模组提供c-phy信号源。高速/低速信号叠加处理模块主要完成lp和hs信号混叠处理，即c-phy接口只保留6lane，每lane3-wire接口，lp/hs信号在发送是时分复用其中的3-wire端口。例如高速/低速信号叠加处理模块对lp/hs信号进行监测，若处于lp状态，则只将lp的3-wire信号送往对应的c-phy接口，若处于hs发送状态，则将hs对应的3-wire信号送到对应的c-phy接口，彼此时分复用。同时该模块又包含反向接收端口，用于将在3-wire上接收的数据回传给c-phy协议处理模块，供其分析取用。

本发明提出的一种基于fpga产生mipic-phy信号的信号发生方法，可以基于上述mipic-phy信号发生装置实现，亦可以基于其他装置实现，所述方法包括如下步骤：

1)指令发送模块产生c-phy信号启动参数，电源控制模块输出fpga芯片工作电压。

2)控制处理模块根据启动参数进行数据管理和流程控制，将启动参数发送至c-phy协议处理模块；图像生成模块根据启动参数产生图像源数据发送至c-phy协议处理模块。

3)lp信号组包处理模块用于对启动参数中的码流进行封装，增加lp起始包、lp包头、c-phy校验、crc16校验码、lp结束包的字段；lp信号编码处理模块用于根据one-hot编码原则对lp信号组包的数据进行one-hot编码；所述lp信号分3wire处理模块将编码后的lp信号从8bit映射到3-wire上传输。

lp数据的变化过程如图2所示，

a1)第一个8bit值是0x87，用二进制展开表示为10000111。

a2)该8bit值进过one-hot编码后变成16b，用二进制展开表示为1001010101101010

a3)该16b数据需进行3wire映射，变成24b数据，用二进制展开表示为100001001001001100100100

a4)该24b数据平均分布到3wire上，每个wire一个周期只传1bit数据，需要耗时8个周期才能把24b数据传完，从低bit开始传输。比如第一个周期在3wire上传100，第二个周期传100，依次类推，直到24b数据都传完再传下一个24b数据。

4)hs信号组包处理模块对图像源数据进行封装，增加hs起始包、hs包头、ssdc检测码、crc12校验码、crc16校验码、hs结束包的字段；hs信号分lane处理模块用于将组包好的数据源按照16bit为单位依次分布到每lane上；hs信号映射处理模块用于对16bit信号进行区间划分，然后根据c-phy协议制定的映射表格完成16bit-21bit映射，最后将21bit数据平分到3-wire上完成逻辑端口到物理端口的映射；

hs数据的变化过程如图3所示，

b1)hs信号按协议对图像数据进行封装，增加hs包头、hs包尾、ssdc检测码、crc校验码、图像数据等，封装后的数据以2byte为单位(16b)进行传输。

b2)封装后的数据根据lane数进行分包处理，上图是以2lane为例进行数据拆分示例。其中按2byte(16b)为单元依次分布到对应lane上，两lane就是分布到lane1，lane2,3lane就是分布到lane1、lane2、lane3，每个lane包含3个wire。下面以组包后其中一个16b数据为例阐述hs数据变化过程。

b3)若组包后的第一个16bit值是0x8001，则该16bit分布到第一条lane上。

b4)该16bit值进过16-21b映射处理后变成21b，具体映射原则参照mipi协议，0x8001对应映射后的21b值是0x001004

b5)该21b数据需进行高中低电压映射，其中映射原理参考cphy协议，如下表：

21b最低3b用二进制表示为100，且此前状态是y状态，则100对应当前+x状态，映射后电压值参考表格第一行，为100100，依次类推直至其余18b数据依次映射完，再映射下一个21b数据。

b6)该映射后的数据经过物理链路的电压整合后3wire上每个wire在单个周期只承载1bit信息，需要耗时7个周期才能把整合后的21b数据传完，从低bit开始传输。

5)物理信号映射处理模块对hs信号的组包中携带的电压信息进行编码后再输出；高速信号发送接口将并行的编码后的hs信号的组包转换为每条wire线路的串行输出；

6)高速/低速信号叠加处理模块将高速信号和低速信号混叠向模组输出c-phy信号源。

尽管上面结合附图对本发明的优选实施例进行了描述，但是本发明并不局限于上述的具体实方式，上述的具体实施方式仅仅是示意性的，并不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可以作出很多形式的具体变换，这些均属于本发明的保护范围内。