一种电力线载波通信单元的频偏测试系统的制作方法

本实用新型涉及电力线载波通信单元性能的检测技术领域，具体涉及一种电力线载波通信单元的频偏测试系统。

背景技术：

用电信息采集系统作为建设智能电网的重要组成部分，承担着用电信息自动采集、高效共享和实时监控的重要任务。在建设过程中，选择稳定、可靠的通信单元是保证系统安全稳定运行的关键，直接影响着集中器与采集器或采集器与电能表之间通信的可靠性和采集成功率，通信单元的选择和应用是用电信息采集系统建设中的难点，决定着系统建设的成败。

当前国家电网正逐步推广宽带载波通信技术在用电信息采集系统建设中的应用，宽带载波通信频率范围为1M-100MHz，主频时钟对通信单元的组网通信性能影响很大，如：在常温下无源晶体>+10ppm、高低温温度环境等因素，频偏相差大会导致组网问题，甚至组网不成功，所以需要对通信单元进行频偏测试。

技术实现要素：

为保证电力线载波通信单元在用电信息采集系统组网中发挥的通信性能更为稳定和准确，本实用新型提供了一种电力线载波通信单元的频偏测试系统，对电力线载波通信单元的进行检测，以保证正式安装后的通信单元能精确稳定的提供通信服务。

一种电力线载波通信单元的频偏测试系统，其中：包括基准时钟电路、脉冲控制电路、时间窗口电路、基准信号计数电路、被测信号计数电路、单片机单元，其中，基准时钟电路的基准信号输出端连接脉冲控制电路的基准信号输入端，脉冲控制电路的被测信号输入端用于连接被测通信单元的主频时钟信号输出端，脉冲控制电路的基准信号输出端连接基准信号计数电路的基准信号输入端，脉冲控制电路的被测信号输出端连接被测信号计数电路的被测信号输入端，基准信号计数电路的基准信号计数值数据输出端连接单片机单元的基准信号计数值数据输入端，被测信号计数电路的被测信号计数值数据输出端连接单片机单元的被测信号计数值数据输入端；单片机单元的复位信号输出通道分成两路：第一路复位信号输出端、第二路复位信号输出端，用于同时输出复位信号，单片机单元的第一复位信号输出端连接所述基准信号计数电路的复位信号输入端，单片机单元的第二复位信号输出端连接所述被测信号计数电路的复位信号输入端；时间窗口电路的时间窗控制信号输出端分成两路：第一路连接脉冲控制电路的时间窗控制信号输入端，第二路连接单片机单元的时间窗控制信号输入端；单片机单元的时间窗口控制信号输出端连接时间窗口电路的时间窗口控制信号输入端；单片机单元的阈值控制信号输出端连接所述脉冲控制电路的阈值控制信号输入端。

所述的电力线载波通信单元的频偏测试系统，其中：所述的基准时钟电路包括0.5ppm有源晶振、第一电感、第一电容、第二电容、第三电容、第一电阻、第五电容，第一电容、第二电容、第三电容均并联构成第一并联电路，第一并联电路的第一端连接第一电感的第一端，第一电感的第二端连接3.3V电源，第一并联电路的第二端接地；第一电阻的第二端与第五电容的第一端相串联构成第一串联电路；0.5ppm有源晶振的EN接脚悬空，0.5ppm有源晶振的接地端接地，0.5ppm有源晶振的电源端连接所述第一并联电路的第一端与第一电感第一端的中间接点，0.5ppm有源晶振的输出端连接第一串联电路中第一电阻的第一端，第一串联电路中第五电容的第二端接地，第一串联电路中第一电阻第二端与第五电容第一端的中间接点为基准信号输出端，用于连接脉冲控制电路的基准信号输入端，以对脉冲控制电路输出基准时钟信号。

所述的电力线载波通信单元的频偏测试系统，其中：所述的时间窗口电路包括时钟芯片、第五十八电阻、第六十五电容、第六十四电容、第六十六电容、第一稳压二极管、第二十九电阻、电池单元、第六十三电阻、第六十四电阻、第五十九电阻，其中，第六十五电容、第六十四电容、第六十六电容均并联构成第二并联电路，第二并联电路的第一端连接3.3V电源，第二并联电路的第二端接地；第一稳压二极管、第二十九电阻、电池单元构成第二串联电路，第一稳压二极管的负极串接第二十九电阻后再串接电池单元的正极，电池单元的负极接地，第一稳压二极管的正极连接3.3V电源，3.3V电源与第一稳压二极管正极以及第二并联电路第一端的中间接点连接时钟芯片的电源输入端；时钟芯片的输出控制信号输入端通过第五十八电阻连接3.3V电源；时钟芯片的时间窗口控制信号输入端用于接收单片机单元的时间窗口控制信号输出端所输出的时间窗口控制信号：时钟芯片的时间窗口控制信号输入端中的I²C通信串行时钟输入引脚SCL连接单片机单元中单片机的双向二进制同步串行通信的串行时钟信号SCL1输出引脚，时钟芯片的I²C通信串行时钟输入引脚SCL还通过上拉电阻第六十三电阻连接3.3V电源，时钟芯片的时间窗口控制信号输入端中的双向二进制同步串行通信的SDA引脚连接单片机的双向二进制同步串行通信串行数据信号SDA1输出引脚，时钟芯片的时间窗口控制信号输入端中的双向二进制同步串行通信的SDA引脚通过上拉电阻第五十九电阻连接3.3V电源。

所述的电力线载波通信单元的频偏测试系统，其中：所述的脉冲控制电路包括4路2选1数据选择器，数据选择器的第一信号输入端为基准信号输入端，数据选择器的第一信号输出端为基准信号输出端，数据选择器的基准信号输出端还通过第五十二电阻连接3.3V电源；数据选择器的第二信号输入端为被测信号输入端，数据选择器的被测信号输入端连接第二十八电阻的第二端，第二十八电阻的第一端用于接入被测信号，数据选择器的第二信号输出端为被测信号输出端，数据选择器的被测信号输出端还通过第五十四电阻连接3.3V电源；数据选择器的测试启动信号输入端同时连接三路控制信号输入电路：第一路控制信号输入电路为阈值控制信号输入电路，阈值控制信号输入电路包括第二十五电阻，第二十五电阻的第一端连接单片机单元的阈值控制信号输出端，第二十五电阻的第二端连接数据选择器的测试启动信号输入端；第二路控制信号输入电路为时间窗控制信号输入电路，时间窗控制信号输入电路包括第三十五电阻，第三十五电阻的第一端连接时间窗口电路的时间窗控制信号输出端，第三十五电阻的第二端连接数据选择器的测试启动信号输入端；第三路为电平保持电路，电平保持电路包括第六十五电阻，第六十五电阻的第一端连接3.3V电源，第六十五电阻的第二端连接数据选择器的测试启动信号输入端；数据选择器的测试启动信号输入端为高电平时，数据选择器的基准信号输出端、被测信号输出端停止信号输出。

所述的电力线载波通信单元的频偏测试系统，其中：所述的基准信号计数电路包括第一计数器，所述第一计数器为十二位异步二进制计数器，第一计数器的电源输入端用于连接3.3V电源，第一计数器的电源输入端还连接第三并联稳压电路的第一端，第三并联稳压电路的第二端接地，第三并联稳压电路包括第七十一电容、第七十二电容，第七十一电容与第七十二电容并联构成第三并联稳压电路；第一计数器的复位信号输入端连接单片机单元的第一复位信号输出端，第一计数器的基准信号输入端连接脉冲控制电路中所述数据选择器的基准信号输出端；第一计数器的第一基准信号计数输出端、第二基准信号计数输出端、......、第十二基准信号计数输出端一一对应连接单片机单元的第一基准信号计数输入端、第二基准信号计数输入端、......、第十二基准信号计数输入端。

所述的电力线载波通信单元的频偏测试系统，其中：所述的被测信号计数电路包括第二计数器，第二计数器为十二位异步二进制计数器，第二计数器的电源输入端用于连接3.3V电源，第二计数器的电源输入端还连接第四并联稳压电路的第一端，第四并联稳压电路的第二端接地，第四并联稳压电路包括第七十电容、第六十九电容，第七十电容与第六十九电容并联构成第四并联稳压电路；第二计数器的复位信号输入端连接单片机单元的第二复位信号输出端，第二计数器的被测信号输入端连接脉冲控制电路中所述数据选择器的被测信号输出端；

第二十二位异步二进制计数器的第一被测信号计数输出端、第二被测信号计数输出端、......、第十二被测信号计数输出端一一对应连接单片机单元的第一被测信号计数输入端、第二被测信号计数输入端、......、第十二被测信号计数输入端。

所述的电力线载波通信单元的频偏测试系统，其中：所述的单片机单元包括单片机，单片机采用型号为STM32F103。

本实用新型提供的电力线载波通信单元的频偏测试系统，通过对电力线载波通信单元的有效检测，以便筛选符合标准的电力线载波通信单元投入正式组网使用，保证用电信息采集系统的组网通信性能更为稳定和准确。

附图说明

图1为本实用新型一种电力线载波通信单元的频偏测试系统的结构原理图；

图2为基准时钟电路的电路原理图；

图3为时间窗口电路的电路原理图；

图4为脉冲控制电路的电路原理图；

图5为脉冲控制电路的真值表；

图6为基准信号计数电路的电路原理图；

图7为被测信号计数电路的电路原理图；

图8为单片机的系统电路示意图；

图9为本实用新型一种电力线载波通信单元的频偏测试系统在具体频偏测试中的工作流程图。

具体实施方式

本实用新型提供了一种电力线载波通信单元的频偏测试系统，如图1所示，包括基准时钟电路、脉冲控制电路、时间窗口电路、基准信号计数电路、被测信号计数电路、单片机单元，其中，基准时钟电路的基准信号输出端连接脉冲控制电路的基准信号输入端，脉冲控制电路的被测信号输入端用于连接被测通信单元的主频时钟信号输出端（被测信号是被测电力线载波通信单元中的锁相环倍频后得到主频时钟信号），脉冲控制电路的基准信号输出端连接基准信号计数电路的基准信号输入端，脉冲控制电路的被测信号输出端连接被测信号计数电路的被测信号输入端，基准信号计数电路的基准信号计数值数据输出端连接单片机单元的基准信号计数值数据输入端，被测信号计数电路的被测信号计数值数据输出端连接单片机单元的被测信号计数值数据输入端；单片机单元的复位信号输出通道分成两路：第一路复位信号输出端、第二路复位信号输出端，用于同时输出复位信号，单片机单元的第一复位信号输出端连接所述基准信号计数电路的复位信号输入端，单片机单元的第二复位信号输出端连接所述被测信号计数电路的复位信号输入端；时间窗口电路的时间窗控制信号输出端分成两路：第一路连接脉冲控制电路的时间窗控制信号输入端，第二路连接单片机单元的时间窗控制信号输入端；单片机单元的时间窗口控制信号输出端连接时间窗口电路的时间窗口控制信号输入端；单片机单元的阈值控制信号输出端连接所述脉冲控制电路的阈值控制信号输入端。

实施例：

（1）基准时钟频率Fref=25MHz；

（2）被测时钟频偏的参考频率Fc=25MHz；

（3）时间窗口Twin_TH=0.2s；

（4）基准信号计数值低位的位数n=12；

（5）被测信号计数值低位的位数n=12；

（6）基准时钟高位部分的判断阈值Cref_H_TH取1221。

如图2，本实施例中的基准时钟电路包括0.5ppm有源晶振XTL、第一电感L1、第一电容C1、第二电容C2、第三电容C3、第一电阻R1、第五电容C5，第一电容C1、第二电容C2、第三电容C3均并联构成第一并联电路，第一并联电路的第一端连接第一电感L1的第一端，第一电感L1的第二端连接3.3V电源，第一并联电路的第二端接地；第一电阻R1的第二端与第五电容C5的第一端相串联构成第一串联电路；0.5ppm有源晶振XTL的EN接脚悬空，0.5ppm有源晶振XTL的接地端GND接地，0.5ppm有源晶振XTL的电源端VCC连接所述第一并联电路的第一端与第一电感L1第一端的中间接点，0.5ppm有源晶振XTL的输出端OUT连接第一串联电路中第一电阻R1的第一端，第一串联电路中第五电容C5的第二端接地，第一串联电路中第一电阻R1第二端与第五电容C5第一端的中间接点为基准信号输出端连接脉冲控制电路的基准信号输入端，以对脉冲控制电路输出基准时钟信号REF_IN。

25MHz基准时钟电路如图2所示，晶振分成有源晶振和无源晶振，无源晶振需要芯片内部有振荡器，并且晶振的信号电压根据起振电路而定，允许不同的电压，无源晶振通常信号质量和精度较差，需要精确匹配外围电路，如需更换晶振时要同时更换外围电路；有源晶振是一个完整的谐振振荡器，不需要芯片的内部振荡器，可以提供高精度的频率基准，信号质量也较无源晶振要好，该电路中的晶振用来提供频率基准，因此选用高精度0.5ppm有源晶振，生成25MHz基准信号REF_IN，作为参考源输入脉冲控制电路。3.3V电压用来维持振荡器的工作，有源晶振的电源引脚最好不要直接连接电源，而是通过一个磁珠接入，可以降低电源噪声对时钟输出频率的影响。晶振电源的去耦电容的匹配很重要，选用3个容值依次递减的电容。输出端串联一个电阻，用来减少信号反射，以免造成信号反射引起的信号过冲。电阻R1是预留匹配设计，可以根据实际情况进行调整，一方面降低阻抗不匹配引起的谐波干扰，减少谐波，另一方面进行阻抗匹配，减少反射信号的干扰。C5也是预留设计，可以根据实际情况进行调整，它与串联的电阻组成RC滤波电路，减少时钟信号的过冲。

如图3，所述的时间窗口电路包括时钟芯片RTC8025T、第五十八电阻R58、第六十五电容C65、第六十四电容C64、第六十六电容C66、第一稳压二极管D1、第二十九电阻R29、电池单元BT1、第六十三电阻R63、第六十四电阻R64、第五十九电阻R59，其中，第六十五电容C65、第六十四电容C64、第六十六电容C66均并联构成第二并联电路，第二并联电路的第一端连接3.3V电源，第二并联电路的第二端接地；第一稳压二极管D1、第二十九电阻R29、电池单元BT1构成第二串联电路，第一稳压二极管D1的负极串接第二十九电阻R29后再串接电池单元BT1的正极，电池单元BT1的负极接地，第一稳压二极管D1的正极连接3.3V电源，3.3V电源与第一稳压二极管D1正极以及第二并联电路第一端的中间接点连接时钟芯片RTC8025T的电源输入端VDD（引脚5、6）；时钟芯片RTC8025T的输出控制信号输入端FOE（引脚7）通过第五十八电阻R58连接3.3V电源；时钟芯片RTC8025T的时间窗口控制信号输入端用于接收单片机单元的时间窗口控制信号输出端所输出的时间窗口控制信号：时钟芯片RTC8025T的时间窗口控制信号输入端中的I²C通信串行时钟输入引脚SCL（引脚2）连接单片机单元中单片机的双向二进制同步串行通信的串行时钟信号SCL1输出引脚（引脚35），时钟芯片RTC8025T的I²C通信串行时钟输入引脚SCL还通过上拉电阻第六十三电阻R63连接3.3V电源，时钟芯片RTC8025T的时间窗口控制信号输入端中的双向二进制同步串行通信的SDA引脚（引脚13）连接单片机的双向二进制同步串行通信串行数据信号SDA1输出引脚（引脚36），时钟芯片RTC8025T的时间窗口控制信号输入端中的双向二进制同步串行通信的SDA引脚（引脚13）通过上拉电阻第五十九电阻R59连接3.3V电源。I²C双向二进制同步串行通信需要2根线：串行数据线SDA及用来同步的串行时钟线SCL，串行数据线SDA所传送的数据是时间窗口的时长。

时钟芯片选用RTC8025T，该芯片为内置高精度调整的32.768k Hz水晶振子的I²C总线接口方式的实时计时器，具有6种中断功能、2个系统的闹钟功能 、对内部数据进行有效无效判定的振动停止检测功能 、电源电压监视功能等，还配有时钟精度调整功能，可以对时钟进行任意精度调整。内部振荡回路是以固定电压驱动，可获得受电压变动影响小且稳定的时钟输出。SCL引脚实现I²C通信用的串行时钟输入 ，与时钟信号同步的 SDA 引脚用于进行数据的输入输出，该引脚与电源电压无关，输入电压最高可达到5.5V 。SDA引脚双向输入输出，与I²C通信用串行时钟同步，进行地址、数据、应答等的输入输出。FOUT引脚为输出引脚，生成周期M秒的时间窗控制信号CTL_FREE_TWIN，由FOE控制该引脚输出，时间窗控制信号CTL_FREE_TWIN一路输入脉冲控制电路，控制该电路的输出，另一路作为中断触发信号输入单片机系统。

如图4，所述的脉冲控制电路包括4路2选1数据选择器SN74LVC258A，数据选择器的第一信号输入端1B（引脚3）为基准信号输入端，用于输入基准信号REF_IN；数据选择器的第一信号输出端1Y为基准信号输出端（4脚），用于输出基准信号REF_OUT；数据选择器的基准信号输出端（4脚）还通过第五十二电阻R52连接3.3V电源，用于控制数据选择器的选通控制端（1管脚）的A、B通道的选通，本技术方案使用的是B通道；数据选择器的第二信号输入端6脚为被测信号输入端，数据选择器的被测信号输入端6脚连接第二十八电阻R28的第二端，第二十八电阻R28的第一端用于接入被测信号TEST_IN；数据选择器的第二信号输出端2Y（7脚）为被测信号输出端，数据选择器的被测信号输出端7脚还通过第五十四电阻R54连接3.3V电源；数据选择器的测试启动信号输入端15脚同时连接三路控制信号输入电路：第一路控制信号输入电路为阈值控制信号输入电路，用于输入阈值控制信号Start_Mth，阈值控制信号输入电路包括第二十五电阻R25，第二十五电阻R25的第一端连接单片机的阈值控制信号输出端（48脚，见图8），第二十五电阻R25的第二端连接数据选择器的测试启动信号输入端15脚；第二路控制信号输入电路为时间窗控制信号输入电路，用于输入时间窗控制信号CTL_FREE_TWIN，时间窗控制信号输入电路包括第三十五电阻R35，第三十五电阻R35的第一端连接时间窗口电路中时钟芯片的时间窗控制信号输出端FOUT（3脚），第三十五电阻R35的第二端连接数据选择器的测试启动信号输入端15脚；第三路为电平保持电路，电平保持电路包括第六十五电阻R65，第六十五电阻R65的第一端连接3.3V电源，第六十五电阻R65的第二端连接数据选择器的测试启动信号输入端15脚；数据选择器的测试启动信号输入端15脚所同时连接的上述三路控制信号输入电路的信号为同时“与”的关系，当数据选择器的测试启动信号输入端为高电平时，数据选择器的基准信号输出端、被测信号输出端停止信号输出。

脉冲控制电路通过4路2选一数据选择器/多路复用器SN74LVC258A实现，控制被测25MHz信号和参考25MHz信号输出，当数据选择器的\OE脚为高电平时，Y脚输出为高阻态，禁止Y脚输出。当\OE脚为低电平时，允许Y脚输出，若\A/B脚为高电平，Y脚输出B通道；若\A/B脚为低电平，Y脚输出A通道。\OE脚由时间窗控制信号CTL_FREE_TWIN控制，当\OE脚为低电平时自动启动测试，真值表如图5所示。

如图6，所述的基准信号计数电路包括第一计数器SN74HC4040，所述第一计数器SN74HC4040为十二位异步二进制计数器，第一计数器的电源输入端16脚用于连接3.3V电源，第一计数器的电源输入端16脚还连接第三并联稳压电路的第一端，第三并联稳压电路的第二端接地，第三并联稳压电路包括第七十一电容、第七十二电容C72，第七十一电容C71与第七十二电容C72并联构成第三并联稳压电路；第一计数器的复位信号输入端11脚连接单片机单元的第一复位信号输出端47脚，用于接收单片机单元的第一复位信号输出端47脚发出的复位信号Start_MR，第一计数器的基准信号输入端10脚连接脉冲控制电路中所述数据选择器的基准信号输出端4脚，用于接收所述数据选择器基准信号输出端输出的基准信号REF_OUT；第一计数器的第一基准信号计数输出端REF_Q0（9脚）、第二基准信号计数输出端REF_Q1（7脚）、第三基准信号计数输出端REF_Q2（6脚）、第四基准信号计数输出端REF_Q3（5脚）、第五基准信号计数输出端REF_Q4（3脚）、第六基准信号计数输出端REF_Q5（2脚）、第七基准信号计数输出端REF_Q6（4脚）、第八基准信号计数输出端REF_Q7（13脚）、第九基准信号计数输出端REF_Q8（12脚）、第十基准信号计数输出端REF_Q9（14脚）、第十一基准信号计数输出端REF_Q10（15脚）、第十二基准信号计数输出端REF_Q11（1脚）一一对应连接单片机的第一基准信号计数输入端REF_Q0（81脚）、第二基准信号计数输入端REF_Q1（82脚）、第三基准信号计数输入端REF_Q2（83脚）、第四基准信号计数输入端REF_Q3（84脚）、第五基准信号计数输入端REF_Q4（85脚）、第六基准信号计数输入端REF_Q5（86脚）、第七基准信号计数输入端REF_Q6（87脚）、第八基准信号计数输入端REF_Q7（88脚）、第九基准信号计数输入端REF_Q8（55脚）、第十基准信号计数输入端REF_Q9（56脚）、第十一基准信号计数输入端REF_Q10（57脚）、第十二基准信号计数输入端REF_Q11（58脚）。

如图7，所述的被测信号计数电路包括第二计数器SN74HC4040，第二计数器为十二位异步二进制计数器，第二计数器的电源输入端16脚用于连接3.3V电源，第二计数器的电源输入端16脚还连接第四并联稳压电路的第一端，第四并联稳压电路的第二端接地，第四并联稳压电路包括第七十电容C70、第六十九电容C69，第七十电容C70与第六十九电容C69并联构成第四并联稳压电路；第二计数器的复位信号输入端11脚连接单片机的第二复位信号输出端47脚，用于接收单片机的第二复位信号输出端47脚发出的复位信号Start_MR（单片机的第一、第二复位信号输出端均为47脚），第二计数器的被测信号输入端10脚连接脉冲控制电路中所述数据选择器的被测信号输出端7脚；

第二计数器的第一被测信号计数输出端TEST_Q0（9脚）、第二被测信号计数输出端TEST_Q1（7脚）、第三被测信号计数输出端TEST_Q2（6脚）、第四被测信号计数输出端TEST_Q3（5脚）、第五被测信号计数输出端TEST_Q4（3脚）、第六被测信号计数输出端TEST_Q5（2脚）、第七被测信号计数输出端TEST_Q6（4脚）、第八被测信号计数输出端TEST_Q7（13脚）、第九被测信号计数输出端TEST_Q8（12脚）、第十被测信号计数输出端TEST_Q9（14脚）、第十一被测信号计数输出端TEST_Q10（15脚）、第十二被测信号计数输出端TEST_Q11（1脚）一一对应连接单片机的第一被测信号计数输入端TEST_Q0（40脚）、第二被测信号计数输入端TEST_Q1（41脚）、第三被测信号计数输入端TEST_Q2（42脚）、第四被测信号计数输入端TEST_Q3（43脚）、第五被测信号计数输入端TEST_Q4（44脚）、第六被测信号计数输入端TEST_Q5（5脚）、第七被测信号计数输入端TEST_Q6（4脚）、第八被测信号计数输入端TEST_Q7（3脚）、第九被测信号计数输入端TEST_Q8（2脚）、第十被测信号计数输入端TEST_Q9（1脚）、第十一被测信号计数输入端TEST_Q10（46脚）、第十二被测信号计数输入端TEST_Q11（45脚）。

如图6所示的基准信号计数电路、如图7所示的被测信号计数电路，均通过型号为SN74HC4040的12位异步二进制计数器来实现。型号为SN74HC4040的12位异步二进制计数器，被计数的输入信号从其10号引脚输入，7号脚为4分频输出，6号脚为8分频输出，5号脚为16分频输出，3号脚为32分频输出，2号脚为64分频输出，4号脚为128分频输出，13号脚为256分频输出，12号脚为512分频输出，14号引脚1024分频输出，15号引脚2048分频输出，1号引脚4096分频输出，11号引脚是复位引脚，输入的复位信号Start_MR由单片机系统输出，将复位管脚拉高，可使基准时钟计数电路和被测时钟计数电路的计数值清零。

所述的单片机单元包括单片机，单片机采用型号为STM32F103，见图8所示：前述时钟芯片RTC8025T的FOUT管脚输出时间窗控制信号CTL_FREE_TWIN触发单片机系统外部中断，每一次测量时间大概为200ms（时间窗口可调），反复测量五次，分别求取参考时钟Fref和被测时钟Ftst的计数平均值。每一次单独的时钟测量开始时，通过复位两个计数电路的Start _MR引脚清除其相应Q0~Q11计数值，之后通过设置单片机寄存器开启时钟芯片RTC8025T的CTL_FREE_TWIN引脚对应的外部中断，开启脉冲控制芯片SN74LVC258A的OE引脚，将基准信号和被测信号分别输入到计数电路SN74HC4040的CP引脚开始计数。时钟测量的过程中循环查询两个计数电路SN74HC4040的Q11引脚是否出现边沿触发，如果出现上升沿，则相应计数值高位加一，在时间窗控制信号CTL_FREE_TWIN触发的外部中断函数中，更新时间窗口的计数值，一旦查询到时间窗口计数值溢出，则关闭脉冲控制芯片SN74LVC258A的OE引脚和时间窗控制信号CTL_FREE_TWIN的外部中断触发，之后分别读取两个计数电路SN74HC4040的Q0~Q11值作为计数值低位。

本实用新型电力线载波通信单元的频偏测试系统的具体工作过程，包括如下步骤：

1）、频偏测试系统上电，电力线载波通信单元上电；

2）、单片机初始化时间窗口电路中时钟芯片计数值，单片机的串行时钟线输出端输出双向二进制同步串行通信的串行时钟信号SCL1，双向二进制同步串行通信的串行时钟信号SCL1输送至时间窗口电路中时钟芯片的的双向二进制同步串行通信的SCL引脚；单片机的串行数据输出端输出双向二进制同步串行通信的串行数据信号SDA1，双向二进制同步串行通信的串行数据信号SDA1输送至时间窗口电路中时钟芯片的双向二进制同步串行通信的SDA引脚；单片机的复位信号输出端输出复位信号，复位信号分成两路，第一路复位信号输送至基准信号计数电路的复位信号输入端，第二路复位信号输送至被测信号计数电路的复位信号输入端，基准信号计数电路、被测信号计数电路接收到复位信号后，清除自身的计数值；单片机的阈值控制信号输出端输出低电平的阈值控制信号Start_Mth，送至脉冲控制电路中数据选择器的阈值控制信号输入端；时间窗口电路中时钟芯片的时间窗控制信号输出端输出低电平的时间窗控制信号CTL_FREE_TWIN，时间窗控制信号CTL_FREE_TWIN分成两路：一路作为启动信号输入给脉冲控制电路中数据选择器的测试启动信号输入端，另一路作为中断触发信号输入单片机的中断触发信号输入端；脉冲控制电路中数据选择器上阈值控制信号Start_Mth所输入的阈值控制信号输入端和时间窗控制信号CTL_FREE_TWIN所输入的测试启动信号输入端为同一管脚；之后，进入步骤3）；

3）、脉冲控制电路中数据选择器的测试启动信号输入端为低电平（说明：测试启动信号输入端的三路输入信号是“与”的关系，其中一路为低电平，数据选择器的使能端15脚即为低电平），此时脉冲控制电路中的数据选择器启动测试，脉冲控制电路中数据选择器的基准信号输出端输出基准信号，所述基准信号为脉冲信号，脉冲控制电路中数据选择器的被测信号输出端输出被测信号，所述被测信号为脉冲信号；

4）基准信号计数电路进行计数，单片机监测基准信号计数电路输出端

REF _Q11输出管脚是否出现从高电平变成低电平的下降沿，若是，单片机对其基准信号计数输入端的最高位REF_Q11信号输入管脚的下降沿进行计数得到Cref_H；若否，基准信号计数电路继续进行计数；

同时，被测信号计数电路进行计数，单片机监测被测信号计数电路输出端TEST_Q11输出管脚是否出现从高电平变成低电平的下降沿，若是，单片机对其被测信号计数输入端的最高位TEST_Q11信号输入管脚的下降沿进行计数得到Ctst_H；若否，被测信号计数电路继续进行计数；

5）时间窗口电路计时是否达到设定的时间窗口的时长Twin_TH，若否，返回4）；若是，转入6）；

6）单片机判断基准信号计数值高位Cref_H是否达到基准信号计数值高位阈值Cref_H_TH，Cref_H_TH>(Twin_TH×Fref/2ⁿ)，其中Twin_TH为设定的时间窗口的时长，Fref为基准时钟频率，n为基准信号计数值低位的位数，n取12，若否，返回2）；若是，转入7）；

7）单片机将其阈值控制信号输出端输出的阈值控制信号Start_Mth由低电平变为高电平，高电平的阈值控制信号Start_Mth到达脉冲控制电路中数据选择器的测试启动信号输入端后，将脉冲控制电路中数据选择器的测试启动信号输入端的电平拉高，脉冲控制电路中数据选择器的基准信号输出端、被测信号输出端停止相应脉冲信号输出，单片机断开其中断触发信号输入端的中断触发信号，单片机停止计数；

8）单片机计算频偏，Cref=Cref_H，Ctst=Ctst_H，基准时钟频率为Fref；被测信号频率测量：Ftst = (Ctst/Cref)×Fref；

频偏测量，被测时钟频偏的参考频率为Fc，则频偏为：

ΔF/Fc = (Ctst/Cref)×(Fref/Fc)-1；

9）设定频偏阈值为Δth(单位ppm)，每次测量频偏误差判断方式为：

Ctst< Cref×(Fc/Fref)×(1+Δth×10^_6)，

且Ctst>Cref×(Fc/Fref)×(1-Δth×10^_6)；

Δth的单位为ppm；

连续读取计算频偏，若某次频偏测量值偏差不在设定允许范围内，舍弃此次频偏测量值；若超过误差N次，输出报告频率不稳定；若连续频偏测量值偏差在设定允许范围内，测M次频偏，计算平均值，输出频偏测量计算结果。

本实用新型的工作原理是通过被测信号输出和基准信号输出各接至对应计数电路74HC4040芯片的CP引脚上，该计数器芯片计数最大值为4096。单片机对计数器最高位Q11的下降沿进一步计数，则相同时间窗下，能够计算被测信号输出和基准信号输出计数个数差。该计数芯片为12位计数器，则计数器最高位的频率约为25M/(2^12) = 6103.515625Hz，对应周期0.244ms。当时间窗控制信号CTL_FERR_TWIN结束，计数停止时，单片机对基准信号计数值低位中Q11管脚下降沿计数值为Cref_H，其Q11~Q0管脚计数值为Cref_L，则总计数值为Cref = Cref_H<<Cref_L。

同理，单片机对被测信号计数值低位中Q11管脚下降沿计数值为Ctst_H，其Q11~Q0管脚计数值为Ctst_L，则总计数值为Ctst = Ctst_H<<Ctst_L。

计算频偏：

（1）被测信号频率测量：

Ftst = (Ctst/Cref)*Fref。

（2）频偏测量，若参考频率为Fc，则频偏为：

ΔF/Fc = (Ctst/Cref)*(Fref/Fc)-1。

（3）如果设定频偏阈值为Δth(单位ppm)，则单次测量频偏误差判断方式为：

Ctst< Cref*(Fc/Fref)*(1+Δth*10^_6)，

且Ctst>Cref*(Fc/Fref)*(1-Δth*10^_6)；

连续读取计算频偏，若某次频偏测量值相差较大时，比如超过2ppm，可舍弃当前测量值；若超过N次，报告频率不稳定；若连续频偏测量值偏差在允许范围内，测M次频偏，计算平均值。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应所述以权利要求的保护范围为准。