图像传感器的制作方法

本实用新型涉及图像传感器，并且更具体地讲，涉及用于图像传感器的信号分布电路。

背景技术：

集成电路内的各种设备使用金属接线(互连线)彼此电连接且电连接到芯片的其他区域以将信号从芯片的一个区域传输到另一个区域。然而，电互连线会引入受电阻-电容效应控制的信号“时间延迟”(即，RC延迟)。因此，集成电路的操作和速度可受导线和/或其他电路的信号延迟的妨碍。

在图像传感器中，利用驱动器电路来促进控制信号向像素阵列的传输。在常规图像传感器中，驱动器电路定位在横向于像素阵列的区域中，例如如图1所示。这些控制信号传输到像素阵列的边缘，然后跨越像素阵列到达每个像素。由于像素阵列的大面积加上电路互连线的固有时间延迟，这些控制信号不会同时到达像素阵列的所有区域和/或每个像素。例如，与像素阵列的中心中和/或附近的像素相比，像素阵列的外边缘处和/或附近的像素将在更早时间接收控制信号。这对于需要所有像素同时和/或在短时间周期内积聚的图像传感器操作尤其成问题。

技术实现要素：

本实用新型所解决的技术问题是常规图像传感器无法同时向像素输送控制信号。

图像传感器包括具有多个驱动器电路的平衡信号分布电路，每个驱动器电路连接到逻辑电路，该逻辑电路分布在像素阵列正下方或散布在像素阵列内。时钟分布网络连接到逻辑电路以基本上同时为所有逻辑电路提供时钟信号，继而基本上同时控制所有驱动器电路，并且像素阵列中的所有像素基本上同时接收控制信号。

在一个方面，图像传感器包括：像素阵列，该像素阵列包括外部区域和中心区域；和平衡信号分布电路，该平衡信号分布电路使用第一导电路径直接连接到外部区域，且使用第二导电路径直接连接到中心区域，并且其中该平衡信号分布电路将控制信号基本上同时输送到外部区域和中心区域。

在上述图像传感器的一个实施方案中，外部区域包括第一多个像素；中心区域包括第二多个像素；并且平衡信号分布电路将控制信号基本上同时输送到第一多个像素和第二多个像素。

在上述图像传感器的一个实施方案中，平衡信号分布电路将控制信号基本上同时输送到像素阵列内的感兴趣区域内的多个像素。

在上述图像传感器的一个实施方案中，平衡信号分布电路包括平衡树网络，该平衡树网络被配置为传输控制信号和时钟信号中的至少一者。

在上述图像传感器的一个实施方案中，平衡信号分布电路包括时钟分布网络，该时钟分布网络被配置为传输时钟信号；并且时钟分布网络包括以下一者：树结构和栅格结构。

在上述图像传感器的一个实施方案中，平衡信号分布电路还包括多个逻辑电路，其中所述多个逻辑电路：耦接到时钟分布网络；并且对时钟信号作出响应。

在上述图像传感器的一个实施方案中，平衡信号分布电路还包括多个驱动器电路，其中所述多个驱动器电路中的每个驱动器电路耦接在所述多个逻辑电路中的一个逻辑电路与像素阵列之间。

在一个实施方案中，图像传感器还包括开关，该开关定位在相邻驱动器电路的输出端子之间。

在上述图像传感器的一个实施方案中，像素阵列和平衡信号分布电路占据单片管芯上的公共区；像素阵列均匀分布在整个公共区中；并且平衡信号分布电路均匀分布在整个公共区中。

在上述图像传感器的一个实施方案中，像素阵列形成在第一管芯上；平衡信号分布电路形成在第二管芯上；第一管芯和第二管芯耦接形成3D竖直堆叠件；平衡信号分布电路和像素阵列竖直地对准；并且平衡信号分布电路经由混合接合来耦接到像素阵列。

本实用新型所实现的技术效果是在图像传感器中提供信号分布电路，该信号分布电路能向各像素提供同时的控制信号。

附图说明

当结合以下示例性附图考虑时，可参照具体实施方式更全面地了解本技术。在以下附图中，通篇以类似附图标记指代各附图当中的类似元件和步骤。

图1代表性地示出了常规图像传感器的透视图；

图2代表性地示出了根据本技术的示例性实施方案的图像传感器的透视图；

图3代表性地示出了根据本技术的示例性实施方案的平衡信号分布电路的一部分的透视图；

图4代表性地示出了根据本技术的示例性实施方案的图像传感器的一部分的俯视图；

图5是根据本技术的示例性实施方案的平衡信号分布电路的时序图；以及

图6代表性地示出了根据本技术的示例性实施方案的像素阵列。

具体实施方式

本技术可在功能块部件和各种加工步骤方面进行描述。此类功能块可通过被配置成执行指定功能并且实现各种结果的任何数量的部件来实现。例如，本技术可采用可执行多种功能的各种光传感器、驱动器电路、放大器、触发器电路、存储器设备、逻辑电路、处理器等。此外，本技术可结合任何数量的系统(诸如汽车、航空航天、医疗、科学、监视和消费电子器件)实施，并且所述的这些系统仅为该技术的示例性应用。此外，本技术可采用任何数量的常规技术，以用于捕获图像数据、采样图像数据、处理图像数据、生成并传输时钟信号、生成并传输控制信号等。另外，本技术可结合任何图像传感器操作模式(诸如全局释放模式、全局快门模式和电子卷帘快门模式)一起实施。

根据本技术的各个方面的用于图像传感器中的信号分布的方法和装置可结合到任何合适的电子系统和/或设备(诸如数字相机、智能电话、膝上型电脑、便携式设备、消费电子器件等)中。参见图2，示例性图像传感器200可适当地被配置为捕获图像数据并且通过以下方式提供更精确定时的像素控制信号CTRL(诸如重置信号、读出信号、转移信号等)：使各种部件相对于其他部件策略性地定位以减少或消除变化的信号时间延迟。例如，在各种实施方案中，图像传感器200可包括像素阵列205、平衡信号分布电路210和读出电路215。在各种实施方案中，图像传感器200还可包括控制单元(未示出)，该控制单元被配置为生成控制信号CTRL。

像素阵列205检测光并通过以下方式传送构成图像的信息：将光波的可变衰减(在它们穿过物体或经物体反射时)转换成电信号。像素阵列205可包括外部区域600和中心区域610，该外部区域包括与像素阵列205的外边缘605相邻和/或在该外边缘附近的区域，并且该中心区域包括在像素阵列205的中心点615处和/或附近的区域，其中每个区域包括多个像素(未示出)。在各种实施方案中，外部区域600可被限定为像素阵列205的5-50％，并且中心区域610可被限定为像素阵列205的5-50％。例如，在示例性实施方案中，外部区域600包括像素阵列205的大约44％，并且中心区域610包括像素阵列205的大约6％。

这些像素可被布置成行和列，并且像素阵列205可包含任何数量的行和列，例如数百或数千行和列。例如，像素阵列205可被描述为m×n阵列，其中m是行数，n是列数，并且像素总数为m×n。每个单独像素的位置可由行数和列数确定。因此，定位成与像素阵列205的外边缘605(即，外部区域605内)相邻和/或在该外边缘附近的像素可被描述为“边缘像素”，并且定位在像素阵列205的中心点615(即，中心区域610内)处和/或附近的像素可被描述为“中心像素”。

每个像素可包括任何合适的光传感器，诸如光电门、光电二极管等，以检测光并将所检测的光转换成电荷(即，像素信号)。每个像素还可包括各种控制和读出电路，诸如一个或多个晶体管、电荷存储区以及浮动扩散区。根据示例性实施方案，包括光传感器的像素阵列205可形成在第一管芯235上。

在各种实施方案中，如果需要，这些像素可以以堆叠芯片布置方式来实现。例如，该像素可在该像素内的任何所需的一个或多个点处(例如，在晶体管与浮动扩散区之间、在光电二极管与晶体管之间、在电荷存储区与晶体管之间、在相邻晶体管之间等)分开。

像素阵列205中的每个像素可电连接到像素控制线225。像素控制线225可适当地被配置为将各种控制信号传输到像素阵列205中的一个或多个像素。例如，像素控制线225可包括能够传输电信号的金属接线。在各种实施方案中，这些像素可分组为例如2组、4组或任何合适数量的组，使得特定组中的像素经由像素控制线225接收相同控制信号CTRL。在示例性实施方案中，像素阵列205包括多个像素控制线225，其中每个像素控制线225电连接到所述多个像素中的像素子集。

在各种实施方案中，图像传感器200可包括滤色器系统(未示出)，诸如滤色器阵列(CFA)，以根据波长来过滤入射光。CFA可包括位于像素阵列205上的滤色器图案以捕获颜色信息。在示例性实施方案中，每个像素覆盖有一种颜色的CFA。例如，可提供包括红色、蓝色和绿色滤色器图案的拜耳滤色器阵列，其中每个像素覆盖有红色、蓝色或绿色滤色器之一。在其他实施方案中，CFA可使用其他滤色器(诸如CYYM滤色器(一个青色、两个黄色和一个品红色)、CYGM滤色器(一个青色、一个黄色、一个绿色和一个品红色)、CRGB滤色器(一个青色、一个红色、一个绿色和一个蓝色)以及任何其他合适的颜色图案)来形成。在各种实施方案中，CFA可包括“透光”或透明的滤色器元件。CFA可形成2×2颜色图案、4×4颜色图案、2×4颜色图案或任何其他合适的图案尺寸。在各种实施方案中，CFA可重复以覆盖整个像素阵列205。

在各种实施方案中，图像传感器200还可包括由设置在像素阵列205上的多个微透镜形成的微透镜阵列(未示出)以有助于将光聚焦在像素上。微透镜的尺寸和类型可针对特定应用来选择，并且可使用常规制造技术和方法来形成。

图像传感器200可结合任何合适的技术来实现，诸如互补金属氧化物半导体(CMOS)和电荷耦合器件中的有源像素传感器。

读出电路215被配置为有利于读出操作，诸如从像素阵列205读出像素信号。例如，读出电路215可经由多个读出线245电连接到像素阵列205。在示例性实施方案中，所述多个读出线245沿着像素阵列205的各列布置，并且被配置为将像素阵列205的每列电连接到读出电路215和/或提供偏置信号，诸如偏置电流或偏置电压。

在各种实施方案中，读出电路215还可包括处理像素信号的各种部件。例如，读出电路215可包括放大每个像素信号的放大器电路(未示出)并且可将所需增益施加到每个像素信号。在各种实施方案中，放大器电路可在对应像素捕获场景的更暗部分时将相对较高的增益施加到像素信号，或可在对应像素捕获场景的更亮部分时施加相对较低的增益。读出电路215还可包括用于对从像素阵列200读出的像素信号进行采样和暂时存储的采样保持电路(未示出)、将从像素阵列205接收的模拟像素信号转换为对应数字像素信号的模数转换(ADC)电路(未示出)、偏置电路(未示出)、比较器电路(未示出)、存储器(未示出)、用于选择性地启用或禁用读出电路215的电路(未示出)、和/或耦接到像素阵列205的一个或多个列的其他电路。

参见图2至图4，平衡信号分布电路210可电连接到像素阵列205，并且被配置为执行像素和/或像素信号的各种处理、控制和/或读出操作。在各种实施方案中，平衡信号分布电路210被配置为以确保信号基本上同时到达像素阵列205中的每个像素的方式将各种信号传输到像素阵列205。宽度W(跨越所有行的距离)为大约3cm或更大的常规像素阵列在中心区域610中的像素与外部区域600中的像素之间将具有大约250纳秒(ns)至1微秒的信号延迟(即，时间延迟)。根据本技术的第一实施方案，像素阵列205具有大约3cm或更大的宽度W，并且平衡信号分布电路210以中心区域610与外部区域600之间小于100ns、例如在大约50ns至100ns范围内的时间延迟将信号输送到像素阵列205和/或像素。根据本技术的第二实施方案，像素阵列205具有大约2cm至3cm的宽度W，并且平衡信号分布电路210以中心区域610与外部区域600之间小于100ns、例如在大约10ns至100ns范围内的时间延迟将信号输送到像素阵列205和/或像素。根据本技术的各种实施方案，与像素阵列205和/或像素相关的平衡信号分布电路210的布局和/或架构有利于信号分布，使得所引入的任何RC时间延迟将基本上均等地施加到所有信号。因此，位于像素阵列205的外部区域600和中心区域610两者中的像素基本上同时接收信号(例如，时钟信号和/或控制信号)，这改善了像素阵列205的操作。例如，在一个实施方案中，平衡信号分布电路可包括平衡树网络，诸如H树结构。平衡信号分布电路210可包括用于执行计算、传输控制信号、存储状态信息等的任何数量的设备。平衡信号分布电路210还可包括用于传输控制信号、传输时钟信号等的任何合适的分布网络，诸如金属接线。例如，平衡信号分布电路210可包括多个控制电路220、信号控制线305和时钟分布网络310。

根据一个实施方案，参见图2，平衡信号分布电路210可形成在第二管芯240上且被定位成与第一管芯235的主表面230相邻，其中第一管芯235和第二管芯240竖直地堆叠且位于单独平面中。可使用任何合适的接合技术和/或电互连线来电耦接第一管芯235和第二管芯240。例如，可使用混合接合或其他类似接合技术来电耦接第一管芯235和第二管芯240，以形成从控制电路220到像素控制线225的导电路径250。

根据替代实施方案，平衡信号分布电路210和像素阵列205可形成在相同管芯上。在本情况下，平衡信号分布电路210的各种部件(诸如所述多个控制电路220和时钟分布网络310)可集成在整个像素阵列205中。例如，所述多个控制电路220可散布在各像素之间，并且经由从控制电路220到像素控制线225的导电路径250电耦接。

在各种实施方案中，导电路径250可将平衡信号分布电路的各个区域直接连接到像素阵列205的各个区域。例如，平衡信号分布电路可使用一个或多个导电路径250直接连接到像素阵列205的外部区域600，并且还可使用一个或多个不同导电路径250直接连接到像素阵列205的中心区域610。

时钟分布网络310可被配置为向平衡信号分布电路210的各种部件提供全局时钟信号CLK。时钟分布网络310可包括将时钟信号CLK基本上同时输送到各种部件的任何合适的布置方式。例如，在一个实施方案中，时钟分布网络310可包括分形树结构，诸如由具有类似于字母“H”的重复图案的垂线段构造而成的H树结构。在替代实施方案中，时钟分布网络310可包括由彼此相交形成一系列正方形或矩形的线段构造而成的栅格结构。时钟分布网络310可包括金属接线或任何其他适用于传输时钟信号CLK的材料。图像传感器200可包括时钟发生器(未示出)，该时钟发生器被配置为生成时钟信号CLK。

信号控制线305可被配置为传输控制信号CTRL，诸如重置信号、转移信号和/或增益控制信号。信号控制线305可包括金属接线或其他适用于传输信号的材料。在一个实施方案中，信号控制线305可形成在第二管芯上。在替代实施方案中，信号控制线305可形成在与像素阵列205相同的管芯上并且散布有像素。

在示例性实施方案中，所述多个控制电路220被配置为将控制信号CTRL基本上同时传输到像素阵列205。每个控制电路220可被配置为存储并传输数据，并且可对时钟信号CLK作出响应。在示例性实施方案中，每个控制电路220电连接到信号控制线305、时钟分布网络310和像素阵列205。例如，每个控制电路220的输入端子电连接到信号控制线305且被配置为接收控制信号CTRL，并且每个控制电路220的输出端子电连接到像素阵列205。每个控制电路220可被配置为控制特定像素行、行区段或位于多行上的像素组。每个控制电路220可包括适用于促进控制信号CTRL向像素阵列205的传输的任何数量的部件。例如，控制电路220可包括逻辑电路300和驱动器电路320。

在各种实施方案中，所述多个控制电路220可分布在由像素阵列205限定的整个区域中，其中该区域的尺寸基本上等于像素阵列205的尺寸。例如，参见图2，在堆叠布置方式中，所述多个控制电路220可均匀分布在像素阵列205正下方的第二管芯240上的整个区域中。

在非堆叠布置方式中，在平衡信号分布电路210和像素阵列205两者集成在单个管芯上的情况下，所述多个控制电路220可均匀分布和散布在像素阵列205内，其中平衡信号分布电路210所占据的区域的尺寸基本上等于像素阵列205的尺寸。换句话讲，平衡信号分布电路210(和/或多个控制电路220)和像素阵列205形成为占据单个管芯上的公共区。在各种实施方案中，该区域可以以像素阵列205为中心。

在各种实施方案中，可根据设计偏好来选择由像素阵列205限定的整个区域中的所述多个控制电路220的特定布置方式。例如，在一个实施方案中，所述多个控制电路220可被布置成切片(即，行)且相邻切片之间具有间距。相邻切片之间的间距可用于其他部件和/或其他功能。在替代实施方案中，所述多个控制电路220可根据重复图案布置在像素阵列正下方或散布在像素阵列内。在任何情况下，所述多个控制电路220的布置方式被选择为确保外部区域中的像素与中心区域中的像素基本上同时接收控制信号CTRL。

逻辑电路300可包括适用于作为存储器元件操作的任何电路，诸如触发器电路、锁存电路、门控锁存电路等。例如，逻辑电路300可耦接到信号控制线305，并且被配置为接收控制信号CTRL。逻辑电路300可耦接到驱动器电路320。例如，逻辑电路300的输出端子可耦接到驱动器电路320的输入端子。逻辑电路300可对时钟信号CLK作出响应。例如，逻辑电路300可被配置为根据时钟信号CLK将控制信号CTRL传输到驱动器电路320。

驱动器电路320可被配置为将增益施加到控制信号CTRL，并且随后将控制信号CTRL传输到像素阵列205。驱动器电路320可包括任何适用于驱动控制信号CTRL的电路，例如驱动器电路320可包括单级驱动放大器或任何其他合适的放大器。驱动器电路320的输出端子可电连接到像素阵列205。例如，驱动器电路320可经由像素控制线225将控制信号CTRL传输到像素阵列205中的一个或多个像素。

参见图3，平衡信号分布电路210还可包括选择性地耦接/解耦相邻控制电路220的开关315。例如，开关315可包括常规模拟开关或晶体管，并且定位在耦接到不同像素控制线225的两个相邻控制电路220之间。换句话讲，开关315可将来自第一行的控制电路220与来自第二行的控制电路220选择性地耦接/解耦以短接像素控制线225或像素控制线225的区段。开关315可根据开关控制信号将控制电路220彼此选择性地耦接/解耦。例如，控制单元可被配置为向开关315生成和传输开关控制信号。

在操作中，图像传感器200能够进行基本上同时的电荷积聚。即，像素阵列205中的所有像素基本上同时开始和结束电荷积聚。例如，像素阵列205中的像素可在彼此的几微秒内开始积聚，并且类似地，像素阵列205中的像素可在彼此的几微秒内结束积聚。因此，图像传感器200能够实现短电荷积聚周期。根据示例性实施方案，图像传感器200在全局快门模式(或全局重置释放模式)下操作，其中像素阵列205中的所有像素或所选择的像素子集同时积聚，但是在其他实施方案中，图像传感器200可在卷帘快门模式下操作。

参见图2至图5，图像传感器200可根据时钟信号CLK和各种控制信号CTRL来操作。在示例性实施方案中，图像传感器200可根据重置像素的电压电势的重置信号(即，第一控制信号)以及将电荷从光传感器转移到该像素中的某个其他存储区的转移信号(即，第二控制信号)来操作。例如，控制单元可生效重置信号，并且经由信号控制线305将重置信号传输到所述多个控制电路220。由于信号延迟，所述多个控制电路220可在不同时间接收重置信号。然后每个控制电路220可存储/保持重置信号的值直到后续时钟脉冲。例如，逻辑电路300可存储/保持重置信号的值直到后续时钟脉冲的上升沿。逻辑电路300可在时钟脉冲的上升沿处启用，并且可输出重置信号并将重置信号传输到驱动器电路320，其中驱动器电路320通过导电路径250和像素控制线225将重置信号驱动到像素阵列205。由于控制电路220分布在由像素阵列限定的区域上，重置信号将基本上同时到达像素阵列205中的每个像素。一旦重置信号已被解除生效(通常在一个时钟周期后)，电荷积聚就开始。

然后控制单元可生效转移信号，并且经由信号控制线305将转移信号传输到所述多个控制电路220。由于信号延迟，所述多个控制电路220可在不同时间接收转移信号。然后每个控制电路220可存储/保持转移信号的值直到后续时钟脉冲。例如，逻辑电路300可存储/保持重置信号的值直到后续时钟脉冲的上升沿。逻辑电路300可在时钟脉冲的上升沿处启用，并且可输出转移信号并将转移信号传输到驱动器电路320，其中驱动器电路320通过导电路径250和像素控制线225将转移信号驱动到像素阵列205。由于控制电路220分布在由像素阵列限定的区域上，转移信号将基本上同时到达像素阵列205中的每个像素。一旦转移信号已被解除生效(通常在一个时钟周期后)，电荷积聚就结束。电荷积聚开始和结束之间的时间周期称为积聚周期Tint。因此，积聚周期Tint对于像素阵列205中的所有像素是基本上相同的。在所有像素同时积聚的全局快门操作中，可实现缩短的积聚周期，而不存在一些像素、尤其是像素阵列205中心附近的那些像素的积聚周期Tint不会与其他像素、诸如像素阵列205外边缘附近的那些像素的积聚周期Tint重合的风险。

在各种实施方案中，可根据像素架构、所需的像素操作等来选择特定控制信号CTRL。此外，可根据特定应用、所需的操作模式等来选择积聚周期Tint的时长。

根据替代操作，平衡信号分布电路210可将控制信号CTRL输送到像素阵列205内的感兴趣区域。换句话讲，像素阵列205中的像素的仅一部分将被选择为接收控制信号CTRL。例如，在汽车应用中，感兴趣区域可对应于图像传感器200和/或主机系统(未示出)所跟踪的特定物体。平衡信号分布电路210将如上所述的那样操作，使得平衡信号分布电路210将控制信号CTRL基本上同时输送到感兴趣区域中的像素。

在上述描述中，已结合具体示例性实施方案描述了所述技术。所示和所述特定具体实施方式用于展示所述技术及其最佳模式，而不旨在以任何方式另外限制本技术的范围。实际上，为简洁起见，方法和系统的常规制造、连接、制备和其它功能方面可能未详细描述。此外，多张图中示出的连接线旨在表示各种元件之间的示例性功能关系和/或步骤。在实际系统中可能存在多个替代的或另外的功能关系或物理连接。

已结合具体示例性实施方案描述了所述技术。然而，可在不脱离本技术的范围的情况下作出各种修改和变化。以示例性而非限制性方式考虑说明和附图，并且所有此类修改旨在包括在本技术的范围内。因此，应通过所述的一般实施方案及其在法律意义上的等同形式，而不是仅通过上述具体示例确定所述技术的范围。例如，除非另外明确说明，否则可以任何顺序执行任何方法或工艺实施方案中列举的步骤，并且不限于具体示例中提供的明确顺序。另外，任何装置实施方案中列举的部件和/或元件可以多种排列组装或者以其他方式进行操作配置，以产生与本技术基本上相同的结果，因此不限于具体示例中阐述的具体配置。

上文已经针对具体实施方案描述了有益效果、其他优点和问题解决方案。然而，任何有益效果、优点、问题解决方案或者可使任何具体有益效果、优点或解决方案出现或变得更明显的任何要素都不应被解释为关键、所需或必要特征或组成部分。

术语“包含”、“包括”或其任何变型形式旨在提及非排他性的包括，使得包括一系列要素的过程、方法、制品、组合物或装置不仅仅包括这些列举的要素，而且还可包括未明确列出的或此类过程、方法、制品、组合物或装置固有的其他要素。除了未具体引用的那些，本技术的实施所用的上述结构、布置、应用、比例、元件、材料或部件的其他组合和/或修改可在不脱离其一般原理的情况下变化或以其他方式特别适于具体环境、制造规范、设计参数或其他操作要求。

上文已结合示例性实施方案描述了本技术。然而，可在不脱离本技术的范围的情况下对示例性实施方案作出变化和修改。这些和其他变化或修改旨在包括在本技术的范围内，如随附权利要求所述。

在一个方面，图像传感器包括：像素阵列，该像素阵列包括外部区域和中心区域；和平衡信号分布电路，该平衡信号分布电路使用第一导电路径直接连接到外部区域，且使用第二导电路径直接连接到中心区域，并且被配置为将控制信号基本上同时输送到外部区域和中心区域。

在上述图像传感器的一个实施方案中，外部区域包括第一多个像素；中心区域包括第二多个像素；并且平衡信号分布电路将控制信号基本上同时输送到第一多个像素和第二多个像素。

在上述图像传感器的一个实施方案中，其中平衡信号分布电路进一步被配置为将控制信号基本上同时输送到像素阵列内的感兴趣区域内的多个像素。

在上述图像传感器的一个实施方案中，平衡信号分布电路包括平衡树网络，该平衡树网络被配置为传输控制信号和时钟信号中的至少一者。

在上述图像传感器的一个实施方案中，平衡信号分布电路包括时钟分布网络，该时钟分布网络被配置为传输时钟信号；并且时钟分布网络包括以下一者：树结构和栅格结构。

在上述图像传感器的一个实施方案中，平衡信号分布电路还包括多个逻辑电路，其中所述多个逻辑电路：耦接到时钟分布网络；并且对时钟信号作出响应。

在上述图像传感器的一个实施方案中，平衡信号分布电路还包括多个驱动器电路，其中所述多个驱动器电路中的每个驱动器电路耦接在所述多个逻辑电路中的一个逻辑电路与像素阵列之间。

在一个实施方案中，图像传感器还包括开关，该开关定位在相邻驱动器电路的输出端子之间。

在上述图像传感器的一个实施方案中，像素阵列和平衡信号分布电路占据单片管芯上的公共区；像素阵列均匀分布在整个公共区中；并且平衡信号分布电路均匀分布在整个公共区中。

在上述图像传感器的一个实施方案中，像素阵列形成在第一管芯上；平衡信号分布电路形成在第二管芯上；第一管芯和第二管芯耦接形成3D竖直堆叠件；并且平衡信号分布电路和像素阵列竖直地对准。

在上述图像传感器的一个实施方案中，平衡信号分布电路经由混合接合来耦接到像素阵列。

在另一个方面，用于形成能够进行平衡信号分布的图像传感器的方法包括：形成像素阵列，该像素阵列包括外部区域和中心区域，其中每个区域包括多个像素；以及形成能够进行以下操作的平衡信号分布电路：跨越信号控制线将控制信号传输到多个控制电路；其中每个控制电路存储控制信号；跨越时钟分布网络将时钟信号传输到所述多个控制电路；以及使用所述多个控制电路基本上同时向位于外部区域和中心区域中的像素提供控制信号。

在上述方法的一个实施方案中，像素阵列占据具有第一管芯上的预定面积的第一区域；所述多个控制电路占据具有第二管芯上的第二预定面积的第二区域，该第二管芯上的第二预定面积等于第一管芯上的预定面积；所述多个控制电路均匀分布在整个第二区域中；第一管芯和第二管芯使用混合接合来耦接形成3D竖直堆叠件；并且第一区域和第二区域竖直地对准。

在上述方法的一个实施方案中，所述多个控制电路和像素阵列形成为占据单个管芯上的公共区。

在上述方法的一个实施方案中，时钟分布网络包括平衡树结构和栅格结构之一。

在上述方法的一个实施方案中，所述多个控制电路中的每个控制电路包括：对时钟信号作出响应的逻辑电路；以及耦接在逻辑电路的输出端子与像素阵列之间的驱动器电路。

在又一个方面，图像传感器包括：像素阵列，该像素阵列包括外部区域和中心区域，其中每个区域包括多个像素；和平衡信号分布电路，该平衡信号分布电路连接到像素阵列并且包括：多个控制电路，每个控制电路包括逻辑电路；和平衡网络，该平衡网络将所述多个控制电路彼此耦接并且被配置为传输以下至少一者：到每个逻辑电路的控制信号；以及到每个逻辑电路的时钟信号；其中：所述多个控制电路被配置为根据时钟信号将控制信号传输到像素阵列；并且位于外部区域和中心区域中的像素基本上同时接收所述多个控制信号。

在上述图像传感器的一个实施方案中，平衡网络包括以下一者：H树结构和栅格结构；并且外部区域中的像素接收所述多个控制信号与中心区域中的像素接收所述多个控制信号之间的时间延迟小于100纳秒。

在上述图像传感器的一个实施方案中，像素阵列形成在具有第一管芯上的预定面积的第一区域内；所述多个控制电路分布在具有第二管芯上的第二预定面积的整个第二区域上，该第二管芯上的第二预定面积等于第一管芯上的预定面积；第一管芯和第二管芯耦接形成3D竖直堆叠件；并且第一区域和第二区域竖直地对准。

在上述图像传感器的一个实施方案中，像素阵列和平衡信号分布电路占据单片管芯上的公共区；像素阵列和平衡信号分布电路均匀分布在整个公共区中；并且像素阵列和平衡信号分布电路具有基本上相等的面积。