一种帧长为380比特的正码速调整电路的制作方法

本实用新型涉及通信数字信号复接技术领域，尤其涉及一种帧长为380比特的正码速调整电路。

背景技术：

现代通信中，数字信号码速调整是指有控制的改变数字信号的速率，使其能与不同于自身固有速率的数字信号的速率相一致的过程。这种过程不丢失或损伤信息。其目的是为使与复用设备不同步的各支路得到复用。

不论同步复接、准同步复接或异步复接，都需要进行码速调整。对于准同步复接和异步复接，由于几个低次群数字信号复接成一个高次群数字信号时，各个低次群的时钟是各自产生的，即使它们的标称码速率相同，但由不同的晶体振荡器产生的时钟频率不可能完全相同，各个支路的瞬时码速率也可能是不同的。如果将码速率不同的低次群直接进行复接，几个低次群的码元就会产生重叠或错位，这样复接合成后的数字信号流，在接收端是无法分接并恢复成原来的低次群信号的。对于同步复接，虽然各低次群的码速率完全一致，但复接后的码序列中还要加入帧同步码、对端警告等附加码元，这样码速率就要增加，因此同样需要进行码速调整。将几个低次群复接成高此群时，必须采取适当的措施，以调整各低次群系统的码速率使其同步，同时使复接后的码速率符合高此群帧结构的要求。

目前千兆以太网得到越来越多的应用，传统的E1电路仍然在大量应用,在光纤传输设备中经常需要将千兆以太网和E1进行混合复用传输。由于千兆GMII接口的时钟为125MHz，因此光传输设备的主时钟多为125MHz，造成E1信号适配到光线路上的时钟不是ITU-T规定的2.112MHz，而是2.083333MHz(125/60)。这就需要解决2.048Mb/S E1信号适配到2.083333Mb/S电路上的问题。在这种情况下，需要研制一种帧长为380比特的正码速调整电路。

中国专利申请号为：201620380796.2，申请日为：2016年04月29日，公开日为：2016年08月31日，专利名称是：全同步独立2.048Mb/s信号正码速调整装置，该实用新型公开了一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模块，复接模块包括缓存器、复接使能发生器、复接码速调整控制电路、插入码控制电路、合路器；分接模块包括帧同步头检测电路、分接使能发生器、分路器、插入码扣除控制电路、使能平滑电路和分接码速调整控制电路。复接使能发生器产生码速调整需要的时序信号，16路基群信号各自经插入码控制电路调整，变为2.112Mbit/s的同步码流，合路器按位复用，循环读取16路码流，并在每帧开头插入帧定位信号，输出33.792MHbit/s的标准二次群。本装置用于调整各低次群系统的数码率使其同步，对数据敏感性小，抗抖动强，电路稳定。

上述专利文献虽然公开了一种全同步独立2.048Mb/s信号正码速调整装置，该系统也没有解决2.048Mb/S E1信号适配到2.083333Mb/S电路上的问题，不能满足市场发展的需求。

技术实现要素：

本实用新型的目的是克服现有技术的不足，提供一种信号传输稳定、安全，能够将2.048Mb/S E1信号适配到2.083333Mb/S电路上的一种帧长为380比特的正码速调整电路。

为达到上述目的，本实用新型的技术方案是这样实现的：

一种帧长为380比特的正码速调整电路，包括发送电路和接收电路；所述的发送电路包括时序电路，复用电路、缓冲存储电路、码速调整电路；所述时序电路，用于产生定时信号；所述复用电路，用于将信号进行复接；所述缓冲存储电路，用于将信号缓冲后存储；所述码速调整电路，用于将信号调整产生标志位；

所述时序电路将输入信号传输至复用电路，该复用电路将信号传输至缓冲存储电路进行缓冲存储，该复用电路还将信号传输至码速调整电路调整产生标志位；

所述接收电路包括帧同步分接电路，时序电路、时钟恢复电路、缓冲存储电路；所述帧同步分接电路，用于将帧信号同步分接；所述时序电路，用于产生定时信号，所述时钟恢复电路，用于将时钟信号进行恢复；所述缓冲存储电路，用于将信号缓冲后存储；

所述帧同步分接电路将接收信号传输至时序电路，该时序电路通过时钟恢复电路将信号传输至至缓冲存储电路；所述帧同步分接电路还将信号传输至缓冲存储电路进行存储；

所述复用电路将输出信号传输至该帧同步分接电路。

在其中一个实施例中，所述复用电路包括同步复接电路。

在其中一个实施例中，所述缓冲存储电路包括FIFO存储电路。

在其中一个实施例中，所述帧同步分接电路包括码速恢复电路。

在其中一个实施例中，所述时钟恢复电路为频率是2048KHZ时钟恢复电路。

本实用新型的有益效果是：1、本实用新型一种帧长为380比特的正码速调整电路解决了2.048Mb/S E1信号适配到2.083333Mb/S电路上的问题，传输信息过程中不丢失，也不损伤信息，信号传输更加稳定；2、本实用新型通信传输故障点少，成本低，信号传输准确率高；3、本实用新型性能可靠，安全性高，是通信传输的理想选择。

附图说明

图1为本实用新型实施例一种帧长为380比特的正码速调整电路的帧结构示意图；

图2为本实用新型实施例一种帧长为380比特的正码速调整电路的发送电路方框示意图；

图3为本实用新型实施例一种帧长为380比特的正码速调整电路的接收电路方框图示意图。

具体实施方式

下面结合附图及具体实施例对本实用新型作进一步详细的说明。

实施例1

参看图1，本实用新型所述帧为帧长是380bit，帧频为5.4825KHz。一帧分为4段，每段长为95比特。第一段的前3位为帧同步字，第95位、第190位、第285位为调整标志位，第286位为调整位。

参看图2，图3，该一种帧长为380比特的正码速调整电路，包括发送电路和接收电路；所述的发送电路包括时序电路1，复用电路2、缓冲存储电路3、码速调整电路4；所述时序电路1，用于产生定时信号；所述复用电路2，用于将信号进行复接；所述缓冲存储电路3，用于将信号缓冲后存储；所述码速调整电路4，用于将信号调整产生标志位；

所述时序电路1将输入信号传输至复用电路2，该复用电路2将信号传输至缓冲存储电路3进行缓冲存储，该复用电路2还将信号传输至码速调整电路4调整产生标志位。

优选地，所述复用电路2还包括同步复接电路，用于将信号同步复接。

优选地，所述缓冲存储电路3包括FIFO存储电路。

本实施例中，所述的发送电路包括时序电路1，复用电路2、缓冲存储电路3、码速调整电路4；所述时序电路1在208333KHz时钟的作用下，产生复用电路2、缓冲存储电路3、码速调整电路4所需的定时信号，其中有FIFO存储电路3所需的有缺齿的208333KHz时钟信号以及该码速调整电路4调整标志位产生电路所需的定时信号；所述复用电路2将调整标志位产生电路产生的调整标志位、FIFO电路3送来的2048Kb/S信息，连同帧头等进行复接。

参看图2，图3，与上述实施例的不同之处在于，所述接收电路包括帧同步分接电路5，时序电路6、时钟恢复电路7、缓冲存储电路8；所述帧同步分接电路5，用于将帧信号同步分接；所述时序电路5，用于产生定时信号，所述时钟恢复电路7，用于将时钟信号进行恢复；所述缓冲存储电路8，用于将信号缓冲后存储；

所述帧同步分接电路5将接收信号传输至时序电路6，该时序电路6通过时钟恢复电路7将信号传输至至缓冲存储电路8；所述帧同步分接电路5还将信号传输至缓冲存储电路8进行存储；

所述复用电路2将输出信号传输至该帧同步分接电路5。

优选地，所述帧同步分接电路5包括码速恢复电路，该码速恢复电路用于将电路信号进行码速恢复。

优选地，所述时钟恢复电路7为频率是2048KHZ时钟恢复电路。

优选地，所述缓冲存储电路8包括FIFO存储电路。

本实施例中，所述接收电路包括帧同步分接电路5，时序电路6、时钟恢复电路7、缓冲存储电路8；所述帧同步分接电路5输出的信息，连同时钟信息进入缓冲存储电路8，所述帧同步分接电路5将接收信号传输至时序电路6，该时序电路6通过时钟恢复电路7将信号传输至至缓冲存储电路8；该帧同步分接电路5输出信息在该2048KHz时钟恢复电路7的作用下，产生2048Kb/S信号，完成了将2.048Mb/S E1信号适配到2.083333Mb/S电路上的问题。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。