基站多通道相位同步装置、方法及基站与流程

[0001]
本发明涉及通信技术领域，尤其涉及一种基站多通道相位同步装置、方法及基站。


背景技术：

[0002]
最新的通信技术对信号相位控制提出了更高的要求，massive mimo、beamforming技术都要求阵列单元的相位和幅度能够被精确控制。
[0003]
为了保持通道间相位的同步状态，相关技术中，大多数基站采用的是共本振方案。但是，随着系统阵列单元数量的不断增加，通道数的增加，共本振方案中本振分发和走线不便设计，而且占用pcb面积，导致整机体积增大。


技术实现要素：

[0004]
本发明要解决的技术问题是解决基站多通道相位同步问题，本发明提供一种基站多通道相位同步装置、方法及基站。
[0005]
根据本发明实施例的基站多通道相位同步装置，包括：
[0006]
多条通道，每条所述通道上均设有用于产生本振信号的本振电路；
[0007]
时钟电路，所述时钟电路与各所述通道均连接，以为各所述通道提供时钟信号；
[0008]
校准电路，用于获取各通道相对于参考通道的相位差，基于所述相位差对各所述通道进行相位校准。
[0009]
根据本发明实施例的基站多通道相位同步装置，各个通道单独设置本振电路，且所有通道共用一个同步时钟。由此，通过共同的时钟参考实现各个通道相位在一定程度上的同步。并且，可以使系统走线更加方便、灵活。而且，因为时钟信号频率较低，插损小，所以不需要设置放大器，也无需过多考虑杂散的影响，有效简化了基站整机结构并解决了基站多通道相位同步的问题。另外，通过对各通道进行实时相位校准，可以保证简化硬件后相位同步的性能不受影响。
[0010]
根据本发明的一些实施例，所述校准电路包括：
[0011]
获取模块，用于获取基站各通道相对于参考通道的相位差；
[0012]
校准模块，用于基于所述相位差对各所述通道进行相位校准。
[0013]
在本发明的一些实施例中，所述获取模块具体用于：
[0014]
向各所述通道发射校准信号；
[0015]
选取多个所述通道中的其中一个通道作为参考通道，并基于所述校准信号计算其余所述通道相较于所述参考通道的相位差。
[0016]
根据本发明的一些实施例，所述相位差包括：各所述通道的本振相位差和走线相位差。
[0017]
在本发明的一些实施例中，所述本振相位差包括：压控振荡器相位差、分频器相位差和鉴相器相位差，所述走线相位差包括本振走线相位差和时钟走线相位差。
[0018]
根据本发明的一些实施例，所述装置还包括判断模块，所述判断模块用于：
[0019]
判断是否满足预设相位校准条件；
[0020]
当满足所述预设相位校准条件时，触发所述获取模块获取基站各通道相对于参考通道的相位差。
[0021]
在本发明的一些实施例中，所述预设相位校准条件为：
[0022]
所述基站的系统温度变化超过预设温度；和/或，
[0023]
达到预设校准时间。
[0024]
根据本发明的一些实施例，各条所述通道上的本振电路的本振走线的长度相同。
[0025]
在本发明的一些实施例中，所述时钟电路连接至各所述通道的时钟走线的长度相同。
[0026]
根据本发明实施例的基站多通道相位同步方法，所述基站多通道相位同步方法采用上述所述的基站多通道相位同步装置进行多通道相位同步，所述方法包括：
[0027]
获取基站各通道相对于参考通道的相位差；
[0028]
基于所述相位差对各所述通道进行相位校准。
[0029]
根据本发明的基站多通道相位同步方法，各个通道单独设置本振电路，且所有通道共用一个同步时钟。由此，通过共同的时钟参考实现各个通道相位在一定程度上的同步。由此，可以使系统走线更加方便、灵活。而且，因为时钟信号频率较低，插损小，所以不需要设置放大器，也无需过多考虑杂散的影响，有效简化了基站整机结构并解决了基站多通道相位同步的问题。另外，通过对各通道进行实时相位校准，可以保证简化硬件后相位同步的性能不受影响。
[0030]
根据本发明的一些实施例，所述获取基站各通道相对于参考通道的相位差，包括：
[0031]
向各所述通道发射校准信号；
[0032]
选取多个所述通道中的其中一个通道作为参考通道，并基于所述校准信号计算其余所述通道相对于所述参考通道的相位差。
[0033]
根据本发明实施例的基站多通道相位同步方法，
[0034]
在本发明的一些实施例中，所述相位差包括：各所述通道的本振相位差和走线相位差。
[0035]
根据本发明的一些实施例，所述本振相位差包括：压控振荡器相位差、分频器相位差和鉴相器相位差，所述走线相位差包括：本振走线相位差和时钟走线相位差。
[0036]
在本发明的一些实施例中，所述方法还包括：
[0037]
判断是否满足预设相位校准条件；
[0038]
当满足所述预设相位校准条件时，获取基站各通道相对于参考通道的相位差。
[0039]
根据本发明的一些实施例，所述预设相位校准条件为：
[0040]
所述基站的系统温度变化超过预设温度；和/或，
[0041]
达到预设校准时间。
[0042]
根据本发明实施例的基站，包括多通道相位同步装置，所述多通道相位同步装置为上述所述的基站多通道相位同步装置。
[0043]
根据本发明实施例的基站，各个通道均设有单独的本振电路，且各个通道共用一个同步时钟。由此，可以使系统走线更加方便、灵活。而且，因为时钟信号频率较低，插损小，所以不需要设置放大器，也无需过多考虑杂散的影响，有效解决了基站多通道相位同步的
问题，可以满足5g基站中massive和beamforming对相位的要求，适用于多通道(64或128)的波束赋形。
附图说明
[0044]
图1是相关技术中共本振方案的系统示意图；
[0045]
图2是相关技术中共本振方案的系统相位差分析图；
[0046]
图3是根据本发明实施例的共时钟方案的系统示意图；
[0047]
图4是根据本发明实施例的共时钟方案的系统相位差分析图；
[0048]
图5是根据本发明实施例的基站多通道相位同步方法流程图；
[0049]
图6是根据本发明实施例的获取基站各通道相对于参考通道的相位差的方法流程图；
[0050]
图7是根据本发明实施例的基站多通道相位同步方法流程图；
[0051]
图8是根据本发明实施例的基站多通道相位同步方法流程图；
[0052]
图9是相关技术中供参考系统实例示意图；
[0053]
图10是根据本发明实施例的共时钟参考实例示意图。
具体实施方式
[0054]
为更进一步阐述本发明为达成预定目的所采取的技术手段及功效，以下结合附图及较佳实施例，对本发明进行详细说明如后。
[0055]
相关技术中，为了保持基站各通道间相位的同步状态，大多数基站采用的是共本振方案，如图1所示。共本振方案的基站系统由同一个时钟发生器122、pll(本振发生器)101、本振分发器102和放大电路103、109、114组成。
[0056]
共本振方案最大的特点是整机的所有收发信通道的本振信号均来自同一个本振发生器101，由此可以保证到达每个通道混频器的相位是一样的，只要基带信号相位一致，这样就可以保证n个通道tx1～n发射相位相同。
[0057]
共本振方案需要校准，这是因为本振分发器各个通道的pcb走线和接头等差异会引入一个固定相位差，需要通过校准后在基带中进行补偿。由于共本振方案相位差随时间变化很小，所以共本振的校准很简单，初始化校准后间隔几个小时校准一次即可。
[0058]
如图1所示，采用共本振方案需要同一个pll(本振发生器)给n路收发链路提供本振信号，这样本振信号分发到达各路时电平降低，再加上本振信号频率高、pcb损耗大，需要增加放大电路等，这样会给系统需要增加额外芯片面积，功耗和成本也会增加。同时本振信号频率比较高，本振分发走线很容易给系统引入杂散，给系统带来不确定的风险。随着系统阵列单元数量的不断增加，通道数的增加，64通道或128通道整机本振分发和走线问题和面积的矛盾几乎难以解决。
[0059]
如图3所示，根据本发明实施例的基站多通道相位同步装置，包括：多条通道、时钟电路和校准电路。
[0060]
具体而言，如图3所示，基站具有多条通道，每条通道上均设有用于产生本振信号的本振电路。时钟电路与各通道均连接，以为各通道提供时钟信号。校准电路用于获取各通道相对于参考通道的相位差，基于相位差对各通道进行相位校准。
[0061]
根据本发明实施例的基站多通道相位同步装置，各个通道单独设置本振电路，且所有通道共用一个同步时钟。并且，通过共同的时钟参考实现各个通道相位在一定程度上的同步。由此，可以使系统走线更加方便、灵活。而且，因为时钟信号频率较低，插损小，所以不需要设置放大器，也无需过多考虑杂散的影响，有效简化了基站整机结构并解决了基站多通道相位同步的问题。另外，通过对各通道进行实时相位校准，可以保证简化硬件后相位同步的性能不受影响。
[0062]
根据本发明的一些实施例，校准电路包括获取模块和校准模块。
[0063]
其中，获取模块用于获取基站各通道相对于参考通道的相位差；
[0064]
校准模块用于基于相位差对各通道进行相位校准；
[0065]
需要说明的是，本发明中，各个通道的单独设置有本振电路，且各个通道共用同一个时钟电路，定义本发明为共时钟参考方案。
[0066]
如图6所示，根据本发明的一些实施例，获取模块具体用于：
[0067]
向各通道发射校准信号；
[0068]
选取多个通道中的其中一个通道作为参考通道，并基于校准信号计算其余通道相较于参考通道的相位差。
[0069]
结合图3所示，数字基带处理单元208可以向各通道发送一个特殊校准信号，校准信号经过各通道从校准通道226返回至数字基带处理单元208。从多个通道中选出一个通道作为参考通道，以参考通道为基准，计算其余通道相对于参考通道的相位差。
[0070]
由此，数字基带处理单元208可以根据相位差对各通道进行相位补偿，使所有通道相位和参考通道对齐。
[0071]
在本发明的一些实施例中，相位差可以包括：各通道的本振相位差和走线相位差。
[0072]
其中，本振相位差可以包括：压控振荡器相位差、分频器相位差和鉴相器相位差，走线相位差可以包括：本振走线相位差和时钟走线相位差。
[0073]
如图4所示，pll(本振发生器)会引入相噪，相噪存在于vco(压控振荡器)，分频器和鉴相器中。这些噪声分量导致pll(本振发生器)的相位偏离参考时钟的相位。因此，不同pll输出相位会存在相位波动δpll。时钟电路(clk)到pll之间走线会引入δclkpath，本振电路走线会引入δlo_path。也就是说，本发明采用的共参考方案中，相位波动包括δpll、δclkpath和δlo_path。其中，δclkpath和δlo_path都属于走线引入的相位差，通过实验得出，pcb走线的长度，粗细，材质，拐角都会引入相位差，而同轴线缆的转接头，长度，材质也会引入相位差。
[0074]
通过计算各通道相对于参考通道的相位差，可以基于该相位差对各通道进行相位补偿，使所有通道相位和参考通道对齐。
[0075]
在本发明的一些实施例中，装置还包括判断模块，判断模块用于：
[0076]
判断是否满足预设相位校准条件；
[0077]
当满足预设相位校准条件时，触发获取模块获取基站各通道相对于参考通道的相位差。
[0078]
根据本发明的一些实施例，预设相位校准条件为：基站的系统温度变化超过预设温度；和/或达到预设校准时间。
[0079]
也就是说，当基站的系统温度变化超过预设温度时，对各通道进行相位校准补偿；
或者，当距离上一次校准补偿的时间间隔达到预设校准时间时，对各通道进行相位校准补偿；或者，当基站的系统温度变化超过预设温度，且距离上一次校准补偿的时间间隔达到预设校准时间时，对各通道进行相位校准补偿。
[0080]
需要说明的是，如上述所述，本发明采用的共时钟参考方案中，相位波动包括δpll、δclkpath和δlo_path。虽然这些相位差是固定的，但是在温度变化下，相位差会出现波动，所以共参考方案的整机在校准后虽然各通道相位已经对齐，如果出现温度变化较大的情况由于δclkpath和δlo_path引起的相位差变化太大就可能使得各通道间相位差超出相应的要求，影响流量。所以在整机设计中需要控制pcb走线使得δclkpath和δlo_path尽量小，但由于系统的复杂性δclkpath和δlo_path不可能完全消除，需要进行校准补偿。对于pll引起的相位差δpll也是随着时间和温度随时变化，也需通过校准补偿。
[0081]
根据本发明的一些实施例，各条通道上的本振电路的本振走线的长度相同。可以理解的是，通过设置各条通道上的本振电路的本振走线的长度相同，可以降低各个通道上不同的pll输出相位存在的相位波动δpll，从而有利于提高各通道的相位一致性。
[0082]
在本发明的一些实施例中，时钟电路连接至各所述通道的时钟走线的长度相同。可以理解的是，通过设置时钟电路连接至各所述通道的时钟走线的长度相同，可以降低时钟电路(clk)到pll之间走线会引入的时钟走线相位差δclkpath，从而有利于提高各通道的相位一致性。
[0083]
如图3和图5所示，根据本发明的基站多通道相位同步方法，基站多通道相位同步方法采用上述所述的基站多通道相位同步装置进行多通道相位同步，方法包括：
[0084]
s101：获取基站各通道相对于参考通道的相位差；
[0085]
s102：基于相位差对各通道进行相位校准；
[0086]
根据本发明的基站多通道相位同步方法，各个通道单独设置本振电路，且所有通道共用一个同步时钟。并且，通过共同的时钟参考实现各个通道相位在一定程度上的同步。由此，可以使系统走线更加方便、灵活。而且，因为时钟信号频率较低，插损小，所以不需要设置放大器，也无需过多考虑杂散的影响，有效简化了基站整机结构并解决了基站多通道相位同步的问题。另外，通过对各通道进行实时相位校准，可以保证简化硬件后相位同步的性能不受影响。
[0087]
如图6所示，根据本发明的一些实施例，获取基站各通道相对于参考通道的相位差，包括：
[0088]
s201：向各通道发射校准信号；
[0089]
结合图3所示，数字基带处理单元208可以向各通道发送一个特殊校准信号，校准信号经过各通道从校准通道226返回至数字基带处理单元208。
[0090]
s202：选取多个通道中的其中一个通道作为参考通道，并基于校准信号计算其余通道相对于参考通道的相位差。
[0091]
结合图3所示，从多个通道中选出一个通道作为参考通道，以参考通道为基准，计算其余通道相对于参考通道的相位差。
[0092]
由此，数字基带处理单元208可以根据相位差对各通道进行相位补偿，使所有通道相位和参考通道对齐。
[0093]
在本发明的一些实施例中，相位差可以包括：各通道的本振相位差和走线相位差。
[0094]
其中，本振相位差可以包括：压控振荡器相位差、分频器相位差和鉴相器相位差，走线相位差可以包括：本振走线相位差和时钟走线相位差。
[0095]
需要说明的是，如图2所示，相关技术采用的共本振方案中，pll(本振发生器)到混频器之间的走线差异会引入相位波动δlo_path。由此，可以看出共本振方案的相位波动只有本振电路走线引入的δlo_path，这是因为原方案通过复杂的本振方案使得影响相位的因素变少。
[0096]
本发明采用的共时钟方案中，如图4所示，pll(本振发生器)会引入相噪，相噪存在于vco(压控振荡器)，分频器和鉴相器中。这些噪声分量导致pll(本振发生器)的相位偏离参考时钟的相位。因此，不同pll输出相位会存在相位波动δpll。时钟电路(clk)到pll之间走线会引入δclkpath，本振电路走线会引入δlo_path。也就是说，本发明采用的共参考方案中，相位波动包括δpll、δclkpath和δlo_path。其中，δclkpath和δlo_path都属于走线引入的相位差，通过实验得出，pcb走线的长度，粗细，材质，拐角都会引入相位差，而同轴线缆的转接头，长度，材质也会引入相位差。
[0097]
通过计算各通道相对于参考通道的相位差，可以基于该相位差对各通道进行相位补偿，使所有通道相位和参考通道对齐。
[0098]
如图7所示，在本发明的一些实施例中，方法还包括：
[0099]
s301：判断是否满足预设相位校准条件；
[0100]
s302：当满足预设相位校准条件时，获取基站各通道相对于参考通道的相位差。
[0101]
根据本发明的一些实施例，预设相位校准条件为：基站的系统温度变化超过预设温度；和/或达到预设校准时间。
[0102]
也就是说，当基站的系统温度变化超过预设温度时，对各通道进行相位校准补偿；或者，当距离上一次校准补偿的时间间隔达到预设校准时间时，对各通道进行相位校准补偿；或者，当基站的系统温度变化超过预设温度，且距离上一次校准补偿的时间间隔达到预设校准时间时，对各通道进行相位校准补偿。
[0103]
需要说明的是，如上述所述，本发明采用的共时钟参考方案中，相位波动包括δpll、δclkpath和δlo_path。虽然这些相位差是固定的，但是在温度变化下，相位差会出现波动，所以共参考方案的整机在校准后虽然各通道相位已经对齐，如果出现温度变化较大的情况由于δclkpath和δlo_path引起的相位差变化太大就可能使得各通道间相位差超出相应的要求，影响流量。所以在整机设计中需要控制pcb走线使得δclkpath和δlo_path尽量小，但由于系统的复杂性δclkpath和δlo_path不可能完全消除，需要进行校准补偿。对于pll引起的相位差δpll也是随着时间和温度随时变化，也需通过校准补偿。
[0104]
如图8所示，触发对各通道进行校准补偿的因素有时间和温度。如果整机温度变化超过一定范围或者经过一定时间，就开始进行相位校准补偿。按照运营商提出的相位误差在5
°
以内的要求，可以设置整机温度变化超过10℃，时间变化半小时为校准触发条件。如图8所示，首先系统上电后进行初始化校准。基站工作中系统cpu会回读整机温度，如果温度变化超过10℃，进行一次相位校准。同时如果距上一次相位校准半个小时，系统进行一次相位校准。由此，可以保证共参考方案的基站系统流量等业务正常。
[0105]
结合图3和图4所示，信号从天线口耦合过来进入n路合路器，经校准通道后进入基带，数字基带处理单元208计算出n通道相对参考通道的相位差δphasen，再在基带信号中
进行相位补偿δcaln。使得补偿后的n通道和基准通道相位差为0，其中，
[0106]
δphasen＝δpll+δclkpath+δlo_path；
[0107]
δphasen+δcaln＝0。
[0108]
本发明的共时钟参考方案可以满足5g基站中massive和beamforming对相位的要求，同时布局更加灵活、体积小，而且，能够降低成本、功耗，适用于多通道(64或128)的波束赋形。
[0109]
图10示出了一个将共时钟参考方案整机的收发信系统的电路实例。同时作为对比，图9示出了n通道共本振方案(相关技术方案)整机的收发信系统的电路实例。图10中系统使用2t2r收发集成芯片，共有n个发射通道，n个接收通道。同一个时钟芯片给n/2个集成芯片提供参考，每个集成芯片中的两路是共本振的。n个接收通道选择一路作为发射相位校准通道(这样可以节省模拟通道数)，n路通过合路器进入校准通道，(n路可以同时校准，这样可以提高校准效率)，这样就完成了发射校准。选择一路发射通道作为接收相位校准通道，通过合路器把校准通道给各个接收通道，完成接收通道的校准。在整机单板走线中要求时钟走线、射频走线和线缆尽量保证长度一致。
[0110]
通过图9和图10实例的对比，可以看到：
[0111]
本发明采用的共参考方案系统风险小，杂散更少，芯片数量、成本、功耗、面积均小于相关技术中采用的共本振方案系统，而且，至少可以节省一个pll芯片，n路放大器和n/4个功分器。另外，还可以减少对transceiver和射频采样芯片内部pll的浪费。
[0112]
本申请采用的共参考方案对和相关技术中采用的共本振方案都会对走线有要求，虽然共参考方案会增加时钟走线的难度，但是共本振方案会增加本振走线复杂性。由于本振信号比时钟信号频率高，所以总的来看共参考对走线要求低。
[0113]
如图3所示，根据本发明实施例的基站，包括：多通道相位同步装置，多通道相位同步装置为上述所述的基站多通道相位同步装置。
[0114]
其中，每条通道上均设有用于产生本振信号的本振电路。时钟电路与各通道均连接，以为各通道提供时钟信号。校准电路用于获取各通道相对于参考通道的相位差，基于相位差对各通道进行相位校准。
[0115]
具体而言，如图3所示，本发明采用的共时钟参考方案的基站由3部分组成：时钟产生和分发电路、收发信电路和系统相位校准。
[0116]
其中，如图3所示，时钟产生和分发电路主要有时钟发生器224，时钟分发器225、时钟芯片到个通道的走线204、211、219。该电路主要作用就是把恢复时钟滤除杂散后分发给各通道。只要204、211、219上的相位延迟一致就可以保证时钟到达各通道本振发生器相位一致。
[0117]
收发信电路包括收发各通道频率合成器201、209、216，本振走线205、212、220和射频收发链路上的其他器件。频率合成器1～3以时钟信号为参考产生本振lo信号，与基带信号混频后通过射频链路发出去。理想状态下，本振信号相位和参考一致，走线和其他器件相位延迟一致，到天线的各通道相位就是一样的。
[0118]
根据本发明实施例的基站，各个通道的本振电路是相对独立的，且所有通道共用一个同步时钟。由此，可以使系统走线更加方便、灵活。而且，因为时钟信号频率较低，插损小，所以不需要设置放大器，也无需过多考虑杂散的影响，有效解决了基站多通道相位同步
的问题，可以满足5g基站中massive和beamforming对相位的要求，适用于多通道(64或128)的波束赋形。
[0119]
通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图示仅是提供参考与说明之用，并非用来对本发明加以限制。