并行符号同步方法和装置、电子设备、存储介质与流程

1.本发明涉及无线通信和数字通信技术领域，尤其涉及一种并行符号同步方法和装置、电子设备、存储介质。


背景技术：

2.在无线通信和数字通信领域，符号同步算法性能和实现架构的优劣直接影响接收机的解调性能和整个系统的稳定性，现有技术的串行符号同步算法采用迭代计算的方式，主要进行内插拟合、采样误差计算、低通滤波步骤，每一步计算要用到上一次的计算结果，导致串行符号同步实现方式的延迟较大，当进行超高速接收信号时，系统工作时钟无法无限提高，使得无法精准完成符号同步工作。


技术实现要素：

3.本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明提出一种并行符号同步方法和装置、电子设备、存储介质，能够在不造成性能损失的同时大大提高符号同步的处理能力，能实现超高速的符号同步工作。
4.为实现上述目的，本发明实施例的第一方面提出了，包括：
5.接收采样数据，并对所述采样数据进行缓存；
6.根据基准索引地址以及预设读取规则将所述采样数据转换为并行数据；
7.根据预设内插滤波公式对所述并行数据进行内插滤波处理，生成内插滤波数据；
8.根据预设定时误差公式对所述内插滤波数据进行定时误差计算，生成多路定时误差结果；
9.根据预设加权计算公式对所述多路定时误差结果进行加权计算，生成加权定时误差结果；
10.根据预设环路滤波公式对所述加权定时误差结果进行环路滤波处理，生成nco步进值；
11.根据所述nco步进值以及预设参数更新公式，更新所述基准索引地址；
12.根据预设抽取规则对所述内插滤波数据进行抽取处理，生成抽取数据；
13.根据速率匹配规则对所述抽取数据进行速率匹配处理，输出符号同步数据。
14.在本发明的一些实施例中，所述根据基准索引地址以及预设读取规则将所述采样数据转换为并行数据包括：
15.以四个采样点的所述采样数据作为一组采样组数据；
16.根据所述基准索引地址中的内插数量获取若干组所述采样组数据；
17.根据预设读取规则将所述采样组数据转化为并行数据。
18.在本发明的一些实施例中，所述根据预设内插滤波公式对所述并行数据进行内插滤波处理，生成内插滤波数据包括：
19.根据所述内插数量选通若干内插滤波通道；
20.将所述并行数据对应输入内插滤波通道；
21.根据预设内插滤波公式将所述并行数据转化为内插滤波数据
22.在本发明的一些实施例中，所述根据预设环路滤波公式对所述加权定时误差结果进行环路滤波处理，生成nco步进值包括：
23.根据预设环路滤波公式对所述加权定时误差结果进行滤波计算，得出滤波结果；
24.将滤波结果输入数控振荡器并进行步进计算，得出所述nco步进值。
25.在本发明的一些实施例中，所述根据所述nco步进值以及预设参数更新公式，更新所述基准索引地址包括：
26.根据预设参数更新公式对所述nco步进值进行计算，得出数控振荡器nco相位值；
27.将所述数控振荡器nco相位值传输到所述读取控制模块；
28.根据所述数控振荡器nco相位值更新所述基准索引地址。
29.在本发明的一些实施例中，所述根据预设抽取规则对所述内插滤波数据进行抽取处理，生成抽取数据包括：
30.对奇数次序的所述内插滤波数据标记为第一数据；
31.对偶数次序的所述内插滤波数据标记为第二数据；
32.将所述第二数据进行抽离；
33.将所述第一数据选取出来，生成所述抽取数据。
34.在本发明的一些实施例中，所述根据速率匹配规则对所述抽取数据进行速率匹配处理，输出符号同步数据包括：
35.缓存所述抽取数据；
36.调整所述抽取数据的时序；
37.根据预设速率将所述抽取数据转化为符号同步数据；
38.输出所述符号同步数据。
39.为实现上述目的，本发明实施例的第二方面提出了一种并行符号同步装置，包括：
40.数据缓存模块，用于接收采样数据，并对所述采样数据进行缓存；
41.读取控制模块，用于根据基准索引地址以及预设读取规则将所述采样数据转换为并行数据；
42.并行内插滤波模块，用于根据预设内插滤波公式对所述并行数据进行内插滤波处理，生成内插滤波数据；
43.定时误差计算模块，用于根据预设定时误差公式对所述内插滤波数据进行定时误差计算，生成多路定时误差结果；
44.加权计算模块，用于根据预设加权计算公式对所述多路定时误差结果进行加权计算，生成加权定时误差结果；
45.环路滤波模块，用于根据预设环路滤波公式对所述加权定时误差结果进行环路滤波处理，生成nco步进值；
46.参数更新模块，用于根据所述nco步进值以及预设参数更新公式，更新所述基准索引地址；
47.抽取模块，用于根据预设抽取规则对所述内插滤波数据进行抽取处理，生成抽取数据；
48.速率匹配模块，用于根据速率匹配规则对所述抽取数据进行速率匹配处理，输出符号同步数据。
49.为实现上述目的，本发明实施例的第三方面提出了一种电子设备，包括：
50.至少一个存储器；
51.至少一个处理器；
52.至少一个程序；
53.所述程序被存储在存储器中，处理器执行所述至少一个程序以实现：
54.如上述第一方面的并行符号同步方法。
55.为实现上述目的，本发明的第四方面提出了一种存储介质，该存储介质是计算机可读存储介质，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行：
56.如上述第一方面的并行符号同步方法。
57.本发明实施例提供一种并行符号同步方法和装置、电子设备、存储介质，通过接收采样数据，并对采样数据进行缓存，根据基准索引地址以及预设读取规则将采样数据转换为并行数据；然后根据预设内插滤波公式对并行数据进行内插滤波处理，生成内插滤波数据；根据预设定时误差公式对内插滤波数据进行定时误差计算，生成多路定时误差结果；根据预设加权计算公式对多路定时误差结果进行加权计算，生成加权定时误差结果；根据预设环路滤波公式对加权定时误差结果进行环路滤波处理，生成nco步进值；根据nco步进值以及预设参数更新公式，更新基准索引地址；根据预设抽取规则对内插滤波数据进行抽取处理，生成抽取数据；根据预设速率匹配规则对抽取数据进行速率匹配处理，输出符号同步数据。因此能够解决当进行超高速接收信号时，系统工作时钟无法无限提高，符号无法同步工作问题，通过本发明可以有效提高完成符号同步工作的精准度。
附图说明
58.附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
59.图1是本发明实施例提供的并行符号同步方法流程图；
60.图2是图1中步骤s120的一个实施例提供的并行符号同步方法流程图；
61.图3是图1中步骤s130的一个实施例提供的并行符号同步方法流程图；
62.图4是图1中步骤s160的一个实施例提供的并行符号同步方法流程图；
63.图5是图1中步骤s170的一个实施例提供的并行符号同步方法流程图；
64.图6是图1中步骤s180的一个实施例提供的并行符号同步方法流程图；
65.图7是图1中步骤s190的一个实施例提供的并行符号同步方法流程图；
66.图8是本发明实施例提供的并行符号同步方法的系统架构的示意图；
67.图9是本发明实施例提供的电子设备的硬件结构示意图。
具体实施方式
68.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不
用于限定本发明。
69.在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
70.在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系，也不必用于描述特定的顺序或先后次序。
71.本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
72.本发明实施例提供一种并行符号同步方法和装置、电子设备、存储介质，通过接收采样数据，并对采样数据进行缓存，基于gardner算法的符号同步一般需要依次经过内插滤波、定时误差估计、环路滤波、数控振荡器等处理，在实现时需要固定的处理延迟。面对超高速符号率时，每个时钟会接收1个或多个采样数据，符号同步模块只有采取并行处理的方式才能满足超高速符号率的同步工作，根据基准索引地址以及预设读取规则将采样数据转换为并行数据；然后根据预设内插滤波公式对并行数据进行内插滤波处理，生成内插滤波数据；根据预设定时误差公式对内插滤波数据进行定时误差计算，生成多路定时误差结果；根据预设加权计算公式对多路定时误差结果进行加权计算，生成加权定时误差结果；根据预设环路滤波公式对加权定时误差结果进行环路滤波处理，生成nco步进值；根据nco步进值以及预设参数更新公式，更新基准索引地址；根据预设抽取规则对内插滤波数据进行抽取处理，生成抽取数据；根据预设速率匹配规则对抽取数据进行速率匹配处理，输出符号同步数据。因此能够解决当进行超高速接收信号时，系统工作时钟无法无限提高，符号无法同步工作问题，通过本发明可以精准完成符号同步工作。
73.需要说明的是，数字控制振荡器(nco，numerically controlled oscillator)是软件无线电、直接数据频率合成器(dds，direct digital synthesizer)、快速傅立叶变换(fft，fast fourier transform)等的重要组成部分，同时也是决定其性能的主要因素之一，用于产生可控的正弦波或余弦波。随着芯片集成度的提高、在信号处理、数字通信领域、调制解调、变频调速、制导控制、电力电子等方面得到越来越广泛的应用。
74.下面结合附图，对本发明实施例作进一步阐述。
75.图1是本发明实施例提供的并行符号同步方法的一个可选的流程图，图1中的方法可以包括但不限于包括步骤s110至步骤s190。
76.步骤s110，接收采样数据，并对采样数据进行缓存；
77.步骤s120，根据基准索引地址以及预设读取规则将采样数据转换为并行数据；
78.步骤s130，根据预设内插滤波公式对并行数据进行内插滤波处理，生成内插滤波数据；
79.步骤s140，根据预设定时误差公式对内插滤波数据进行定时误差计算，生成多路
定时误差结果；
80.步骤s150，根据预设加权计算公式对多路定时误差结果进行加权计算，生成加权定时误差结果；
81.步骤s160，根据预设环路滤波公式对加权定时误差结果进行环路滤波处理，生成nco步进值；
82.步骤s170，根据nco步进值以及预设参数更新公式，更新基准索引地址；
83.步骤s180，根据预设抽取规则对内插滤波数据进行抽取处理，生成抽取数据；
84.步骤s190，根据预设速率匹配规则对抽取数据进行速率匹配处理，输出符号同步数据。在一些实施例的步骤s110中，接收采样数据，并对采样数据进行缓存。在一些具体实施例中，数据缓存模块是对接收的数据进行缓存，缓存的数据用于后续并行符号同步的计算。最小缓存长度＝符号速率*过采样倍数*并行通道数。过采样倍数合适的取值范围为大于2且小于等于4，默认为4。如果过采倍数较高，可对输入的数据先做一次下采样的处理。
85.在一些实施例的步骤s120中，根据基准索引地址以及预设读取规则将采样数据转换为并行数据。在一些具体实施例中，基准索引地址包括数控振荡器nco、n
if
个基准索引地址mk，其中k＝1,2
…nif
，还有小数间隔μk，预设读取规则为从数据缓存中读取n
if
组采样数据并输出到内插滤波模块，每组有4个采样点的iq数据，数据为{x(m
k-2),x(m
k-1),x(mk),x(mk+1)}。
86.在一些实施例的步骤s130中，根据预设内插滤波公式对并行数据进行内插滤波处理，生成内插滤波数据。使用二阶分段抛物线法和立方插值法对步骤s120生成的并行数据进行内插滤波处理。进而生成内插滤波数据。
87.在一些实施例的步骤s140中，根据预设定时误差公式对内插滤波数据进行定时误差计算，生成多路定时误差结果。在一些具体实施例中，采用gardner误差检测算法计算定时误差。该算法在每个符号周期需要2个采样点，即最佳采样点y(n)和两最佳采样点之间的样点y(n-1/2)来计算第一定时误差e(n)，公式(1)所示：
88.e(n)＝e{y
*
(n-1/2)*[y(n)-y(n-1)]}
ꢀꢀꢀ
公式(1)
[0089]
当使用bpsk或qpsk调制时，第一定时误差计算公式可写为：
[0090]
e(n)＝yi(n-1/2)*[yi(n)-yi(n-1)]+yq(n-1/2)*[yq(n)-yq(n-1)]
ꢀꢀꢀ
公式(2)
[0091]
yi(n)和yq(n)是调制时采样点的i、q两路的值。
[0092]
在一些实施例的步骤s150中，根据预设加权计算公式对多路定时误差结果进行加权计算，生成加权定时误差结果。在一些具体实施例中，因为采用并行符号同步架构，定时误差模块使用内插滤波输出的n
if
个数据，计算得到n
if
/2个定时误差值。需要对第一定时误差值进行加权计算，最终得出一个数值作为这一组采样点的第二定时误差值，输出到环路滤波器。常用的误差加权方式可使用均值计算方式或窗函数滤波的方式。
[0093]
在一些实施例的步骤s160中，根据预设环路滤波公式对加权定时误差结果进行环路滤波处理，生成nco步进值。在一些具体实施例中，通过对采样数据计算得到的定时误差结果进行滤波处理，滤出定时误差的抖动和高频分量，滤波后的nco步进值用于实现插值控制器中数控振荡器nco的nco步进值ω(n)的更新。环路滤波器通常使用二阶滤波器，通过预设环路滤波公式计算得出nco步进值。
[0094]
在一些实施例的步骤s170中，根据nco步进值以及预设参数更新公式，更新基准索
引地址。在一些具体实施例中，根据步骤s160中得出的nco步进值以及预设参数更新公式，更新基准索引地址，每个采样时刻nco的存储值都减去步进，当存储器的值小于0时，寄存器的值要加1，nco就溢出一次，此时需要进行一次插值计算。更新的数据包括数控振荡器nco、n
if
个基准索引地址mk，其中k＝1,2
…nif
，还有小数间隔μk，由以上数据进一步更新基准索引地址。
[0095]
在一些实施例的步骤s180中，根据预设抽取规则对内插滤波数据进行抽取处理，生成抽取数据。在一些具体实施例中，预设抽取规则为对内插滤波器的输出样点数据进行2倍抽取操作。即对内插滤波器输出的采样数据，按顺序提取奇数计数的样点输出，该输出即为最佳采样点。
[0096]
在一些实施例的步骤s190中，根据预设速率匹配规则对抽取数据进行速率匹配处理，输出符号同步数据。在一些具体实施例中，预设速率匹配规则为将多路数据进行缓存和时序处理，进行速率的转换，按照单倍符号速率输出。
[0097]
本发明实施例提供一种并行符号同步方法，包含3个功能模块：数据缓存、并行符号同步和速率匹配模块，数据缓存模块对输入的数据进行缓存的操作，并行符号同步模块对待同步数据进行多路并行的信号处理，其中包括内插滤波、定时误差计算、误差加权、环路滤波、参数更新等，速率匹配模块将并行符号同步模块同时输出的多路最佳采样点进行缓存和速率匹配的处理，将同步后的数据按照系统所需要的符号速率输出。通过本发明以上步骤的实施例提供的并行符号同步方法，可以解决当进行超高速接收信号时，系统工作时钟无法无限提高，符号无法同步工作问题，通过本发明可以精准完成符号同步工作。
[0098]
请查阅图2，在一些实施例中，步骤s120可以包括但不限于包括步骤s210至s230；
[0099]
步骤s210，以四个采样点的采样数据作为一组采样组数据；
[0100]
步骤s220，根据基准索引地址中的内插数量获取若干组采样组数据；
[0101]
步骤s230，根据预设读取规则将采样组数据转化为并行数据。
[0102]
具体地，在一些实施例的步骤s210中，以四个采样点的采样数据作为一组采样组数据，以四个采样数据作为一组；在一些实施例的步骤s220中，根据基准索引地址中的内插数量获取若干组采样组数据，在基准索引地址中，有n
if
个基准索引地址mk。从数据缓存中依次读取n
if
组数据，每组4个采样点数据。在一些实施例的步骤s230中，根据预设读取规则将采样组数据转化为并行数据。以并行排列的规则方式，将n
if
组数据发送到内插滤波的前n
if
个通道进行内插计算。通过本发明以上步骤的实施例提供的并行符号同步方法，可以将采样数据进行提取，以并行排列的方式输出至内插滤波n
if
个通道进行内插计算。
[0103]
请查阅图3，在一些实施例中，步骤s130可以包括但不限于包括步骤s310至s330；
[0104]
步骤s310，根据内插数量选通若干内插滤波通道；
[0105]
步骤s320，将并行数据对应输入内插滤波通道；
[0106]
步骤s330，根据预设内插滤波公式将并行数据转化为内插滤波数据。
[0107]
内插滤波是对数据进行内插拟合，使用读取控制模块提供的基准索引对应的相邻的4个采样数据和小数间隔μk进行内插计算，具体地，在一些实施例的步骤s310中，根据内插数量选通若干内插滤波通道；并行内插滤波模块采用并行处理架构，根据内插数量实例化n
if
个内插滤波通道，每个通道采用farrow结构、流水线方式。在一些实施例的步骤s320中，将并行数据对应输入内插滤波通道；将并行数据对应输入实例化后的n
if
个内插滤波通
道，在一些实施例的步骤s330，根据预设内插滤波公式将并行数据转化为内插滤波数据。预设内插滤波如公式(3)和(4)所示：
[0108][0109][0110]
其中，ts是采样时钟周期，tn是内插的时钟周期，h
if
(i)是内插滤波器的系数，x(mkts)是内插滤波器的输入，它是按固定采样间隔ts的采样值，y(ktn)是滤波器的输出，mk是内插的基点，μk是小数间隔。通过本发明以上步骤的实施例提供的并行符号同步方法，可以将并行数据进行内插滤波处理。
[0111]
请查阅图4，在一些实施例中，步骤s160可以包括但不限于包括步骤s410至s420；
[0112]
步骤s410，根据预设环路滤波公式对加权定时误差结果进行滤波计算，得出滤波结果；
[0113]
步骤s420，将滤波结果输入数控振荡器并进行步进计算，得出nco步进值。
[0114]
具体地，在一些实施例的步骤s410中，根据预设环路滤波公式对加权定时误差结果进行滤波计算，得出滤波结果；在一些具体实施例中，通过对采样数据计算得到的定时误差结果进行滤波处理，滤出定时误差的抖动和高频分量，得出滤波结果；在一些实施例的步骤s420中，将滤波结果输入数控振荡器并进行步进计算，得出nco步进值；滤波结果用于实现插值控制器中数控振荡器nco的nco步进值ω(n)的更新。环路滤波器通常使用二阶滤波器，表达式如公式(5)所示：
[0115]
ω(n)＝ω(n-1)+c1[e(n)-e(n-1)]+c2e(n)
ꢀꢀꢀ
公式(5)
[0116]
其中c1和c2是可配置的滤波器系数。如果去掉c1项，则该滤波器就变成一阶环路滤波器。通过本发明以上步骤的实施例提供的并行符号同步方法，可以对已经进行定时误差和加权计算的误差数据进行滤波处理。
[0117]
请查阅图5，在一些实施例中，步骤s170可以包括但不限于包括步骤s510至s530；
[0118]
步骤s510，根据预设参数更新公式对nco步进值进行计算，得出数控振荡器nco相位值；
[0119]
步骤s520，将数控振荡器nco相位值传输到读取控制模块；
[0120]
步骤s530，根据数控振荡器nco相位值更新基准索引地址。
[0121]
具体地，在一些实施例的步骤s510中，根据预设参数更新公式对nco步进值进行计算，得出数控振荡器nco相位值；在进行串行符号同步时，使用预设参数更新公式对nco步进值进行计算，得出数控振荡器nco相位值，数控振荡器nco相位值更新包含数控振荡器nco、n
if
个基准索引地址mk，其中k＝1,2
…nif
，还有小数间隔μk。首先使用数控振荡器计算公式，如公式(6)所示：
[0122]
η(n+1)＝[η(n)-ω(n)]mod(1)
ꢀꢀꢀ
公式(6)
[0123]
其中，η(n)是nco存储器当前采样时刻的相位值，ω(n)是nco步进值，η(n+1)是下一个采样点的相位值。nco的范围是[0,1]。每个采样时刻nco的存储值都减去步进，当存储器的值小于0时，寄存器的值要加1，nco就溢出一次，此时需要进行一次插值计算。符号同步
算法通过调整步进，保证nco为0时对应的输出即为最佳采样点或两个最佳采样点之间的中间点。每当nco溢出时，由nco存储器当前值和步进计算得到内插小数间隔，如公式(7)所示：
[0124]
μ＝η(n)/ω(n)
ꢀꢀꢀ
公式(7)
[0125]
并行符号同步实现时，参数更新模块需要一次计算出当前缓存模块内nb个(nb＝ns*n
chan
)样点中存在的需要内插的n
if
个基准索引地址mk及其对应的小数间隔μk。具体实现中，将nco的范围修改为[0，nb]，数控振荡器更新公式如公式(8)所示：
[0126]
η(n
m+1
)＝[η(nm)-ω(n)*m]mod(1) m＝1,2,
…
nbꢀꢀꢀ
公式(8)
[0127]
当nco存储器值η(nm)小于步进ω(n)*m时，表示当前采样时刻的下一时刻nco将溢出，此时需要进行插值计算，其对应的基准差值索引mk记为m，小数间隔μk计算公式如公式(9)所示：
[0128]
μk＝η(nm)/ω(n)
ꢀꢀꢀ
公式(9)
[0129]
由此可以得出数控振荡器nco相位值包含数控振荡器nco、n
if
个基准索引地址mk，其中k＝1,2
…nif
，还有小数间隔μk。
[0130]
在一些实施例的步骤s520中，将数控振荡器nco相位值传输到读取控制模块；将计算更新的数控振荡器nco相位值传输到读取控制模块。在一些实施例的步骤s530中，根据数控振荡器nco相位值更新基准索引地址；根据计算更新的数控振荡器nco相位值更新基准索引地址。
[0131]
请查阅图6，在一些实施例中，步骤s180可以包括但不限于包括步骤s610至s640；
[0132]
步骤s610，对奇数次序的内插滤波数据标记为第一数据；
[0133]
步骤s620，对偶数次序的内插滤波数据标记为第二数据；
[0134]
步骤s630，将第二数据进行抽离；
[0135]
步骤s640，将第一数据选取出来，生成抽取数据。
[0136]
本发明方案符号同步是基于gardner算法，每个符号周期需要两个采样点，所以内插滤波模块的输出包含最佳采样点和两采样点间的中间样点，需要对内插滤波器的输出样点数据进行2倍抽取操作，对输出的内插滤波数据进行标记和提取操作。在一些实施例的步骤s610中，对奇数次序的内插滤波数据标记为第一数据。在一些实施例的步骤s620中，对偶数次序的内插滤波数据标记为第二数据。在一些实施例的步骤s630中，将第二数据进行抽离，将偶数次序的内插滤波数据抽离。在一些实施例的步骤s640中，将第一数据选取出来，生成抽取数据，将奇数次序的内插滤波数据选取出来。
[0137]
请查阅图7，在一些实施例中，步骤s190可以包括但不限于包括步骤s710至s740
[0138]
步骤s710，缓存抽取数据；
[0139]
步骤s720，调整抽取数据的时序；
[0140]
步骤s730，根据预设速率将抽取数据转化为符号同步数据；
[0141]
步骤s740，输出符号同步数据。
[0142]
在一些实施例的步骤s710中，缓存抽取数据，将抽取出来的数据先进行缓存；在一些实施例的步骤s720中，调整抽取数据的时序，由于每次处理后会并行输出多路同步后的抽取数据，需要将多路抽取数据进行时序处理；在一些实施例的步骤s730中，根据预设速率将抽取数据转化为符号同步数据，将多路抽取数据进行预设速率的转换，转化为符号同步数据；在一些实施例的步骤s740中，输出符号同步数据。通过本发明以上步骤的实施例提供
的并行符号同步方法，可以使得输出的符号同步数据的保持一致的速率。
[0143]
本发明实施例还提供一种并行符号同步装置，可以实现上述并行符号同步方法，该装置包括：
[0144]
数据缓存模块，用于接收采样数据，并对采样数据进行缓存；
[0145]
读取控制模块，用于根据基准索引地址以及预设读取规则将采样数据转换为并行数据；
[0146]
并行内插滤波模块，用于根据预设内插滤波公式对并行数据进行内插滤波处理，生成内插滤波数据；
[0147]
定时误差计算模块，用于根据预设定时误差公式对内插滤波数据进行定时误差计算，生成多路定时误差结果；
[0148]
加权计算模块，用于根据预设加权计算公式对多路定时误差结果进行加权计算，生成加权定时误差结果；
[0149]
环路滤波模块，用于根据预设环路滤波公式对加权定时误差结果进行环路滤波处理，生成nco步进值；
[0150]
参数更新模块，用于根据nco步进值以及预设参数更新公式，更新基准索引地址；
[0151]
抽取模块，用于根据预设抽取规则对内插滤波数据进行抽取处理，生成抽取数据；
[0152]
速率匹配模块，用于根据预设速率匹配规则对抽取数据进行速率匹配处理，输出符号同步数据。
[0153]
本实施例的并行符号同步装置的具体实施方式与上述并行符号同步方法的具体实施方式基本一致，在此不再赘述。
[0154]
如图8所示，图8是本发明一个实施例提供的用于执行并行符号同步方法的系统架构的示意图。在图8的示例中，该系统架构包括dbuf数据缓存模块801、rctr读取控制模块802、pif并行内插滤波模块803、cte定时误差计算模块804、me加权计算模块805、lf环路滤波模块806、pup参数更新模块807、dd抽取模块808和rm速率匹配模块809。其中，dbuf数据缓存模块801与rctr读取控制模块802连接，rctr读取控制模块802与pif并行内插滤波模块803和pup参数更新模块807连接，pif并行内插滤波模块803与cte定时误差计算模块804和dd抽取模块808连接，cte定时误差计算模块804与me加权计算模块805连接，lf环路滤波模块806与pup参数更新模块807连接，pup参数更新模块807与rctr读取控制模块802连接，dd抽取模块808与rm速率匹配模块809连接。
[0155]
在一些实施例中，当输入数据有效信号i_symb_vld为1时，缓存模块将输入数据存储。数据缓存采用移位寄存器的方式实现，采用移位寄存器的方式存储能满足后续计算模块可以一次读取多位地址的采样数据进行并行运算的需求。
[0156]
在一些实施例中，根据参数更新模块计算得到的n
if
个基准索引地址mk，其中k＝1,2
…nif
，从数据缓存中依次读取n
if
组采样数据，每组4个采样点数据，发送到内插滤波的前n
if
个通道进行内插计算。
[0157]
在一些实施例中，并行内插滤波模块采用并行处理架构，实例化n
chan
个内插滤波通道，每个通道采用farrow结构、流水线方式，按照公式(1)和(2)进行滤波计算。读取控制模块每次输入n
if
组采样组数据，使用前n
if
个通道进行计算，对使用到的通道将其对应的使能状态寄存器chan_en_state的对应位置1，未使用的通道其对应位置0。
[0158]
在一些实施例中，定时误差计算模块对每次输入的n
if
个并行数据按照公式(3)进行定时误差计算，得到n
if
/2个多路定时误差结果。
[0159]
在一些实施例中，对定时误差计算得到的n
if
/2个多路定时误差结果进行加权处理，乘以一组加权系数。加权系数可通过仿真完成计算并确定，在fpga内使用寄存器存储该系数值，减少计算复杂度。
[0160]
在一些实施例中，环路滤波器对每次输入的加权定时误差结果按照公式(5)进行滤波计算，滤波器的输出ω(n)可作为数控振荡器nco的步进参数，用于下一组数据的参数更新计算。
[0161]
在一些实施例中，根据输入的nco步进值，根据公式(8)、(9)计算下一组缓存数据中需进行内插计算的n
if
组数据的基准索引位置mk和每组对应的内插小数间隔参数μk，输出至读取控制模块和内插计算模块，以进行下一组数据的读取和内插滤波操作。
[0162]
在一些实施例中，对内插滤波模块并行输出的内插滤波数据进行标记和提取操作。按内插滤波正常工作输出的第一个数据开始标记，奇数次序的标记为1，偶数次序的标记为0。将标记为1的数据输出，即完成了2倍抽取的操作。
[0163]
在一些实施例中，抽取模块是按并行方式工作，每次输出n
out
个最佳采样点数据，因并行处理每次输出的点数不固定，n
out
约为n
if
/2左右，速率匹配模块需要完成将并行输入的数据进行缓存，并调整时序，按照符号速率输出。
[0164]
本公开实施例还提供了一种电子设备，包括：
[0165]
至少一个存储器；
[0166]
至少一个处理器；
[0167]
至少一个程序；
[0168]
程序被存储在存储器中，处理器执行至少一个程序以实现本发明实施上述的并行符号同步方法。该电子设备可以为包括手机、平板电脑、个人数字助理(personal digital assistant，简称pda)、车载电脑等任意智能终端。
[0169]
请参阅图9，图9示意了另一实施例的电子设备的硬件结构，电子设备包括：
[0170]
处理器901，可以采用通用的cpu(central processingunit，中央处理器)、微处理器、应用专用集成电路(applicationspecificintegratedcircuit，asic)、或者一个或多个集成电路等方式实现，用于执行相关程序，以实现本发明实施例所提供的技术方案；
[0171]
存储器902，可以采用rom(readonlymemory，只读存储器)、静态存储设备、动态存储设备或者ram(randomaccessmemory，随机存取存储器)等形式实现。存储器902可以存储操作系统和其他应用程序，在通过软件或者固件来实现本说明书实施例所提供的技术方案时，相关的程序代码保存在存储器902中，并由处理器901来调用执行本公开实施例的并行符号同步方法；
[0172]
输入/输出接口903，用于实现信息输入及输出；
[0173]
通信接口904，用于实现本设备与其他设备的通信交互，可以通过有线方式(例如usb、网线等)实现通信，也可以通过无线方式(例如移动网络、wifi、蓝牙等)实现通信；
[0174]
总线905，在设备的各个组件(例如处理器901、存储器902、输入/输出接口903和通信接口904)之间传输信息；
[0175]
其中处理器901、存储器902、输入/输出接口903和通信接口904通过总线905实现
彼此之间在设备内部的通信连接。
[0176]
本公开实施例还提供了一种存储介质，该存储介质是计算机可读存储介质，该计算机可读存储介质存储有计算机可执行指令，该计算机可执行指令用于使计算机执行上述并行符号同步方法。
[0177]
存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序以及非暂态性计算机可执行程序。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施方式中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至该处理器。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
[0178]
本发明实施例描述的实施例是为了更加清楚的说明本发明实施例的技术方案，并不构成对于本发明实施例提供的技术方案的限定，本领域技术人员可知，随着技术的演变和新应用场景的出现，本发明实施例提供的技术方案对于类似的技术问题，同样适用。
[0179]
本领域技术人员可以理解的是，图1至图7中示出的技术方案并不构成对本发明实施例的限定，可以包括比图示更多或更少的步骤，或者组合某些步骤，或者不同的步骤。
[0180]
以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
[0181]
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、设备中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。
[0182]
本技术的说明书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0183]
应当理解，在本技术中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“a和/或b”可以表示：只存在a，只存在b以及同时存在a和b三种情况，其中a，b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
[0184]
在本技术所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通
信连接，可以是电性，机械或其它的形式。
[0185]
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0186]
另外，在本技术各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0187]
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括多指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本技术各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(read-only memory，简称rom)、随机存取存储器(random access memory，简称ram)、磁碟或者光盘等各种可以存储程序的介质。
[0188]
以上参照附图说明了本发明实施例的优选实施例，并非因此局限本发明实施例的权利范围。本领域技术人员不脱离本发明实施例的范围和实质内所作的任何修改、等同替换和改进，均应在本发明实施例的权利范围之内。