一种差分性能测试设备的制作方法

1.本实用新型涉及一种差分性能测试设备。


背景技术：

2.传统长波接收机利用自身的信号处理系统，对接收信号而产生的秒脉冲与外部标准秒冲进行对比，测量两者时差，测量精度低，无法对输出的秒脉冲进行校准，不具备差分修正功能。长波接收机因为安装线缆长度和接入信号转换器的影响，需要对设备再次校准，传统设备不具备自校准功能，需要其他校准工具，如示波器、计数器等设备，对接收机进行现场校准。如果更换线缆或更换设备，需要再次校计，给使用和维修带来极大的不方便。本设备，具备时差测量的能力，具备自校准能力，解决这些不足。


技术实现要素：

3.本实用新型的目的是提供一种差分性能测试设备，具有时间间隔测量功能，分别测量3 路秒脉冲信号与标准秒脉冲信号的时差，测量数据输出到时差处理模块，经过统计分析，得出差分性能测试结果。
4.本实用新型解决其技术问题所采用的技术方案是：
5.一种差分性能测试设备，包括天线模块、与天线固定连接的天线耦合器，它还包括：
6.通过电缆与耦合器连接的信号处理模块，用于接收耦合的信号，对耦合处理的信号进行滤波、放大、模数转换、算法处理，并将处理后的信号发送给高精度时差测量模块；
7.与信号处理模块输出端电性连接的高精度时差测量模块，用于接收前段处理信号和外部标准秒脉冲，比较被测秒脉冲和标准秒脉冲上升沿之间的时差，将测量结果传输到时差处理模块；
8.与高精度时差测量模块输出端电性连接的时差处理模块，用于接收测量结果进行数据保存、统计、分析，输出结果。
9.优选地，所述高精度时差测量模块包括：
10.与信号处理模块输出端电性连接的fpga处理器，用于接收时钟信号、标准秒脉冲和被测秒脉冲，将被测秒脉冲发送给被测秒脉冲驱动增强器，自动测量被测秒脉冲与标准秒脉冲的时差，并接收单片机处理器传输过来的时差数据，输出差分性能测试结果；
11.与fpga处理器输入端电性连接的标准秒脉冲驱动增强器a，用于接收外部标准秒脉冲信号，并将标准秒脉冲传输到fpga处理器；
12.与fpga处理器输出端电性连接的被测秒脉冲驱动增强器，用于减小脉冲前沿宽度，并将被测秒脉冲传输到时间测量处理器；
13.与被测秒脉冲驱动增强器输出端电性连接的时间测量处理器，用于进行标准秒脉冲和被测秒脉冲的时差测量，并将测量结果发送给单片机处理器；
14.与时间测量处理器输入端电性连接的标准秒脉冲驱动增强器b，用于接收外部标
准秒脉冲信号，并将标准秒脉冲传输到时间测量处理器；
15.与时间测量处理器电性连接的单片机处理器，用于对时间测量处理器进行设置和读取测量数据，并与fpga处理器共享时差数据；
16.与fpga处理器输入端和时间测量处理器输入端分别电性连接的时钟选择模块，用于接收外部时钟信号或内部时钟信号，进行外部时钟和内部时钟的自动切换，并将时钟信号发送给fpga处理器和时间测量处理器。
17.优选地，所述时钟选择模块包括：
18.与fpga处理器输入端电性连接的内部时钟，用于提供内部时钟信号，并将内部时钟信号发送给fpga处理器；
19.与fpga处理器输入端电性连接的时钟分路器，用于将外部时钟信号分为两路，一路输出到fpga处理器，一路传输到时钟分频器处理；
20.与时钟分路器输入端电性连接的时钟缓冲器，用于将多种电平的外部时钟信号转换为特定电平信号，并将转化后的信号输送到时钟分路器；
21.与时钟缓冲器输入端电性连接的外部时钟，用于提供外部时钟信号，并将外部时钟信号发送给时钟缓冲器；
22.与时钟分路器输出端电性连接的时钟分频器，用于接收时钟分路器发送的高频信号，将高频信号转换为低频信号，并将处理后的低频信号发送给看门狗；
23.与时钟分频器输出端电性连接的看门狗，用于接收降频处理后的信号，将低频信号转换为时钟选择信号，并将时钟选择信号发送给fpga处理器和单稳态触发器；
24.与看门狗输出端电性连接的单稳态触发器，用于接收时钟选择信号，把时钟选择信号的上升沿或者下降沿转换为低电平脉冲信号，作为系统复位信号送入fpga处理器。
25.优选地，所述信号处理模块包括：
26.与耦合器输出端电性连接的一级信号放大器，用于接收耦合的信号，对耦合处理的信号进行放大处理，并将放大处理后的信号发送给带通滤波器；
27.与一级信号放大器输出端电性连接的带通滤波器，用于接收放大处理后的信号，对放大处理的信号进行滤波处理，并将滤波处理后的信号发送给二级信号放大器；
28.与带通滤波器输出端电性连接的二级信号放大器，用于接收滤波处理后的信号，对信号进行放大处理，并将放大处理后的信号发送给模/数转换器；
29.与二级信号放大器输出端电性连接的模/数转换器，用于把信号转换为数字信号，并将转换后的数字信号发送给fpga处理器，对数字信号进行算法处理，并将算法处理后的数字信号发送给高精度时差测量模块。
30.本实用新型的有益效果是：
31.1.本接收机具备外部时钟输入功能，能自动切换内、外部时钟，外部时钟准确度通常比机内的要高，优先使用外部时钟。如果外部时钟中断，本接收机自动切换为内部时钟，不影响使用。
32.2.高精度时差测量模块，极大提供内、外秒脉冲的时差测量精度，具备差分性能测试能力，为系统提供精确的差分修正参考数据。
附图说明
33.图1是本实用新型的结构图。
34.图2是高精度时差测量模块结构图。
35.图3是信号处理模块结构图。
36.图4是时钟选择模块结构图。
具体实施方式
37.下面结合附图和实施例对本实用新型做进一步详细说明。
38.本实用新型提供一种差分性能测试设备，设备接收天线信号，经过信号处理模块，输出3路秒脉冲(1pps)信号。高精度时差测量模块具有时间隔测量功能，分别测量3路秒脉冲信号与标准秒脉冲信号的时差，测量数据输出到时差处理模块，经过统计分析，得出差分性能测试结果。参阅图1-图4，它设置了天线模块、与天线固定连接的天线耦合器，它还包括：
39.通过电缆与耦合器连接的信号处理模块，用于接收耦合的信号，对耦合处理的信号进行滤波、放大、模数转换、算法处理，并将处理后的信号发送给高精度时差测量模块；
40.与信号处理模块输出端电性连接的高精度时差测量模块，用于接收前段处理信号和外部标准秒脉冲，比较被测秒脉冲和标准秒脉冲上升沿之间的时差，将测量结果传输到时差处理模块；
41.与高精度时差测量模块输出端电性连接的时差处理模块，用于接收测量结果进行数据保存、统计、分析，输出结果。
42.进一步地，所述高精度时差测量模块包括：
43.与信号处理模块输出端电性连接的fpga处理器，用于接收时钟信号、标准秒脉冲和被测秒脉冲，将被测秒脉冲发送给被测秒脉冲驱动增强器，自动测量被测秒脉冲与标准秒脉冲的时差，并接收单片机处理器传输过来的时差数据，输出差分性能测试结果；
44.与fpga处理器输入端电性连接的标准秒脉冲驱动增强器a，用于接收外部标准秒脉冲信号，并将标准秒脉冲传输到fpga处理器；
45.与fpga处理器输出端电性连接的被测秒脉冲驱动增强器，用于减小脉冲前沿宽度，并将被测秒脉冲传输到时间测量处理器；
46.与被测秒脉冲驱动增强器输出端电性连接的时间测量处理器，用于进行标准秒脉冲和被测秒脉冲的时差测量，并将测量结果发送给单片机处理器；
47.与时间测量处理器输入端电性连接的标准秒脉冲驱动增强器b，用于接收外部标准秒脉冲信号，并将标准秒脉冲传输到时间测量处理器；
48.与时间测量处理器电性连接的单片机处理器，用于对时间测量处理器进行设置和读取测量数据，并与fpga处理器共享时差数据；
49.与fpga处理器输入端和时间测量处理器输入端分别电性连接的时钟选择模块，用于接收外部时钟信号或内部时钟信号，进行外部时钟和内部时钟的自动切换，并将时钟信号发送给fpga处理器和时间测量处理器。
50.具体地，本模块有2路时间间隔测量电路，一路是大量程低精度测量电路，以fpga处理器为主芯片，另外一路是小量程高精度测量电路，以时间测量处理器为主芯片。两种测
量电路结合，增加测量范围，同时保证测量精度。
51.本模块能同时输入4路秒脉冲，其中1路参考秒脉冲，即标准秒脉冲，由外部标准信号源提供。外部输入标准秒脉冲通过驱动增强器转换为2路信号，一路传输到fpga处理器，另外一路传输到时间测量处理器，目的是实现输出隔离，避免因处理器间输入阻抗差异带来的干扰噪声，同时减小脉冲前沿宽度，提高测量精度。fpga处理器产生3路被测量秒脉冲，并自动测量3路秒脉冲与标准秒脉冲的时差。每一路被测量秒脉冲需通过驱动增强器后传输到时间测量处理器，进行时差测量，驱动增强器作用是减小脉冲前沿宽度。fpga处理器通过单片机处理器对时间测量处理器进行设置和读取测量数据。fpga处理器也作为本模块的主控芯片，对2路测量数据进行统计分析，输出差分性能测试结果。
52.进一步地，所述信号处理模块包括：
53.与耦合器输出端电性连接的一级信号放大器，用于接收耦合的信号，对耦合处理的信号进行放大处理，并将放大处理后的信号发送给带通滤波器；
54.与一级信号放大器输出端电性连接的带通滤波器，用于接收放大处理后的信号，对放大处理的信号进行滤波处理，并将滤波处理后的信号发送给二级信号放大器；
55.与带通滤波器输出端电性连接的二级信号放大器，用于接收滤波处理后的信号，对信号进行放大处理，并将放大处理后的信号发送给模/数转换器；
56.与二级信号放大器输出端电性连接的模/数转换器，用于把信号转换为数字信号，并将转换后的数字信号发送给fpga处理器，对数字信号进行算法处理，并将算法处理后的数字信号发送给高精度时差测量模块
57.具体地，设备接收天线信号，先进行放大处理，然后通过滤波，把信号控制在 90khz～110khz频带范围内，抑制带外噪声，形成窄带信号，进入高增益放大器，该放大器的放大增益性能在90khz～110khz频带范围内大于46db，否则引起自激。fpga处理器是核心处理模块，对信号进行算法处理，输出3路1pps信号，各路1pps相互独立，保证授时的独立性。
58.进一步地，所述时钟选择模块包括：
59.与fpga处理器输入端电性连接的内部时钟，用于提供内部时钟信号，并将内部时钟信号发送给fpga处理器；
60.与fpga处理器输入端电性连接的时钟分路器，用于将外部时钟信号分为两路，一路输出到fpga处理器，一路传输到时钟分频器处理；
61.与时钟分路器输入端电性连接的时钟缓冲器，用于将多种电平的外部时钟信号转换为特定电平信号，并将转化后的信号输送到时钟分路器；
62.与时钟缓冲器输入端电性连接的外部时钟，用于提供外部时钟信号，并将外部时钟信号发送给时钟缓冲器；
63.与时钟分路器输出端电性连接的时钟分频器，用于接收时钟分路器发送的高频信号，将高频信号转换为低频信号，并将处理后的低频信号发送给看门狗；
64.与时钟分频器输出端电性连接的看门狗，用于接收降频处理后的信号，将低频信号转换为时钟选择信号，并将时钟选择信号发送给fpga处理器和单稳态触发器；
65.与看门狗输出端电性连接的单稳态触发器，用于接收时钟选择信号，把时钟选择信号的上升沿或者下降沿转换为低电平脉冲信号，作为系统复位信号送入fpga处理器。
66.具体地，内部时钟电路输出和外部时钟电路输出同时接入fpga处理器。当没有外
部时钟时，中心处理器运用内部时钟，接入外部时钟时，fpga处理器是无法判断是否接入外部时钟的，需要有额外识别信号。电路设计需要实现把外部时钟转为识别信号。外部时钟可以为多种电平，但fpga处理器通常只能处理其中一种，外部时钟输入必须经过缓冲电路。时钟分路器作用是将时钟信号分为二路，一路输出到fpga处理器，一路传输到后端处理。看门狗把时钟信号转换为时钟选择信号，时钟作为看门狗的喂狗信号。但时钟信号是高频信号，看门狗不能识别，所以两者之间需要降频器转换为低频信号。系统复位信号必须为低电平脉冲信号，单稳态触发器能把时钟选择信号的上升沿或者下降沿转换为低电平脉冲信号，并且时钟选择信号的电平转换与复位信号之间有一定时延，从而实现系统复位功能。
67.工作原理：在使用时，耦合器接收天线的信号，并将耦合处理的信号发送给一级信号放大器，一级信号放大器接收预处理的信号，并对信号进行放大处理，将放大处理的信号发送给带通滤波器，带通滤波器接收极化电信号，对极化电信号进行滤波处理，把信号控制在90khz～110khz频带范围内，抑制带外噪声，形成窄带信号，并将滤波处理的极化电信号发送给二级信号放大器，二级信号放大器接收滤波处理的极化电信号，对滤波处理的极化电信号进行放大处理，该放大器为高增益放大器，放大增益性能在90khz～110khz频带范围内大于46db，否则引起自激。将放大处理的极化电信号发送给模/数转换器，模/数转换器接收前段处理的信号，对前段处理的信号进行数字转换处理，将数字转换处理的信号发送给 fpga处理器，fpga处理器是核心处理模块，对信号进行算法处理，输出3路1pps信号，并将3路1pps信号发送给高精度时差测量模块。高精度时差测量模块有2路时间间隔测量电路，一路是是大量程低精度测量电路，以fpga处理器为主芯片，外部标准秒脉冲输入到标准秒脉冲驱动增强器a，经过处理的标准秒脉冲传输到fpga处理器，fpga处理器产生 3路被测秒脉冲，并自动测量3路被测秒脉冲与标准秒脉冲的时差。另外一路是小量程高精度测量电路，以时间测量处理器为主芯片，外部标准秒脉冲输入到标准秒脉冲驱动增强器b，经过处理的标准秒脉冲传输到时间测量处理器，3路被测秒脉冲需通过被测秒脉冲驱动增强器后传输到时间测量处理器，进行每路被测秒脉冲与标准秒脉冲之间的时差测量，fpga处理器通过单片机处理器对时间测量处理器进行设置和读取测量数据。本模块能同时输入4路秒脉冲，其中1路参考秒脉冲，即标准秒脉冲，由外部标准信号源提供。外部输入标准秒脉冲通过驱动增强器转换为2路信号，一路传输到fpga处理器，另外一路传输到时间测量处理，目的是实现输出隔离，避免因处理器间输入阻抗差异带来的干扰噪声，同时减小脉冲前沿宽度，提高测量精度。驱动增强器作用是减小脉冲前沿宽度。fpga处理器也作为本模块的主控芯片，对2路测量数据进行统计分析，输出差分性能测试结果到时差处理模块进行数据保存、统计、分析，输出结果。两种测量电路结合，增加测量范围，同时保证测量精度。
68.为了保障信号同步，接收机需要配置时钟，系统时钟准确度会影响设备的定时精度，准确度越高越好。外部时钟准确度通常比机内的要高，通常使用外部时钟，但如果外部时钟中断，接收机需要切换为机内时钟，不影响使用。
69.本接收机能自动切换内、外部时钟，优先使用外部时钟。内部时钟电路输出和外部时钟电路输出同时接入fpga处理器不同的模块。当没有外部时钟时，fpga处理器运用内部时钟。当有外部时钟时，外部时钟经过时钟缓冲器，将多种电平信号处理为特定电平信号，然后发送给时钟分路器，时钟分路器接收信号后将时钟信号分为两路，一路输出到fpga处理器，一路传输到时钟分频器，时钟分频器为双路d触发器，将时钟信号进行降频处理后发
送给看门狗，看门狗把时钟信号转换为时钟选择信号，并将时钟选择信号发送给fpga处理器，同时通过单稳态触发器将时钟选择信号的上升沿或者下降沿转换为低电平脉冲信号，处理成系统复位信号，并将系统复位信号发送给fpga处理器，时钟选择信号的电平转换与复位信号之间有一定时延，从而实现系统复位功能，完成内部时钟向外部时钟的切换。
70.以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。