专利名称:数字压缩—扩展电路的制作方法
本发明总的涉及数字信号传输，并更具体地介绍一种用于数字声频信号的压-扩电路。
现代通信系统，为了实现增益调整等方面的目的，经常要求对脉码调制(PCM)信号进行算术处理。PCM信号一般是用压缩的8位浮点形式表示声频信号。为了对这种信号直接进行算术运算，PCM信号一般必须首先要把它扩展到13或14位的线性表示形式。同样，在将这种线性数字声频信号送入通信系统传输之前，一般需要把它压缩成PCM的对数表示形式。
在先有技术中，为了扩展数字信号，一般装有将被压缩的PCM信号转换成线性信号(或反之)的串行电路。该串行技术一般利用可控制转换过程的复合定时电路。并且该转换过程需要大量的执行时间，这是因为各串行位要被单独加工处理而不以并行方式传输。
按照本发明，数字信号被经过一种廉价的单一电路进行压缩和扩展(压-扩)。该电路可兼容A-律和μ-律两种PCM协议，是完全固态的;并按照一个成功的实施例，已用CMOS实现。
符号国际电报电话谘询委员会(CCITT)建议G172、G711、G712μ和G732A的PCM信号是由8位的字组成，每个字包括有一个符号位，一个3位的指数部分(和弦-chord)和一个4位的尾数部分(步进-step)。
按照本发明，为了把被压缩的PCM字分离成三个组成部分，即符号位、和弦和步进位，以及把该三个分离部分扩展成带有符号的，线性幅度由PCM字代表的信号，提供有一种电路。在扩展期间，步进位向左移位，左移位数与和弦位的幅值大小成正比，于是步进位就被逻辑高电平信号所包围或填充。
在压缩过程中，被压缩的线性信号的次序是通过检测线性信号的最高非零有效位的位置，并指定上述最高有效位左边的邻接4位来表示步进位，而加以确定的;同时将最高非零有效位的次序编码成为与三位和弦位相对应。
按照最佳实施例，为了进行上述转换，可利用一个4位桶形移位器。桶形移位器是众所周知的电路用于将一个具有预定位数的输入数字字变换成另外一个以移过位的形式表示输入字的数字。人们熟知的各种桶形移位器结构，包括将输入字扩展成具有较多位数的各个移位器，或者包括将数字字的最高有效位移到输出字的最低有效位的位置，同时将其余位向左移一个位置的各个环绕式移位器。例如，这种众所周知的结构在加弗(Carver)和米特(Mead)所著的《超大规模集成电路(VLSI)系统入门》一书中第157～163页中论述，该书是由爱迪生威斯莱(Addson Wesley)出版公司于1980年出版的。
这种桶形移位器的优点在于并行处理格式与双向性。这种桶形移位器通过并行处理既可用来扩展PCM字，又可用来压缩线性信号，从而得到克服先有技术中串行压-扩电路的速度较低和价格较贵的缺陷的高速与价格低廉的电路。
按照成功的样机，为了对4个步进位进行移位并用逻辑高电平信号包围(填充)，采用了一种6位的桶形移位器。
结合附图，根据下面的详细说明就可更好地了解本发明，在这些附图中有图1是本发明的压-扩电路的总方框图，图2是本发明最佳实施例的数组电路原理方框图，
图3是根据图2所示数组电路的单元电路原理图，图4是根据最佳实施例对前导的一位进行检测的电路原理图，以及图5是根据最佳实施例的多路转换电路原理图。
关于图1，一个以数组1形式的桶形移位器从并行PCM总线2接收PCM字的、示为A、B、C和D的4个步进位，并把步进位移位，以组成12、或者13位的线性字(取决于该输入PCM字是按A-律或μ-律编码)，以便加到并行线性总线3上。
将出现在并行PCM总线2上的PCM字的符号位直接加到并行线性总线3。从PCM总线2上接收的和弦位被加到译码器4，译码器4就随之而在它的八个输出中的一个输出上产生一个控制信号以便加到多路转换电路5。多路转换器就随之而在它的八个输出端中的一个预定输出端上产生一个启动信号以便加到数组1，从而使4个步进位左移一个预定位数，下面参考图2进行了更详细的研讨。
一个外部控制器，例如一个微处理器(未示出)产生一对信号，即DIRN和A/μ律信号，以便加到数组1、多路转换器5和位移加法器/减法器电路6。DIRN信号的值可指定压-扩电路是作为从PCM字到线性字的扩展器功用，还是作为从线性字到PCM字的压缩器功用。A/μ-律控制信号可选择目前电路的作用是按A-律编码PCM字还是按μ-律编码PCM字来压扩(即通过位移加法器/减法器电路6，在μ-律字的扩展期间必须减去一个位移量33，而在压缩期间必须加上一个位移量33，将在下面详述)。
在扩展期间，4个步进位被左移一个上述预定位数，并在数组1的多个双向端子上出现，以便加到位移加法器/减法器电路6。数组1的内部电路在紧接相邻于载有4个步进位的端子的各端子上产生一对逻辑高电平信号。数组1迫使线性字的其余位变到逻辑低电平。
为了从按μ-律编码的PCM字转换到它的一种线性表示形式，要求从已被扩展的线性数字字减去一个移位数值33;这相当于减一个数值，这个数值就是等程半步方案与在从μ-律转换到线性的曲线的零交点上的中间上升量化步级间的差值，这对数字通信的专业人员是熟知的。在压缩期间，该位移量就被加到线性数字字上去(即对PCM信号进行编码)。
因此，出现在数组1的对向端子上的已移位的各个位就被加到位移加法器/减法器电路6，并从那里减去位移量33。然后把和信号加到并行线性总线3以便通过附加的数字处理电路进一步作诸如增益定标调整等处理，但这并不是本发明的组成部分。
如果要对用A-律编码的PCM字进行扩展，则外部处理器就产生一个逻辑高电平A/μ-律信号以便加到位移加法器/减法器6，它就随之而变成对出现在数组1的双向端子上的已经移位的各个位透明的信号。
当在压缩期间，将一个出现在并行线性总线3上的线性字加到位移加法器/减法器6，并且如果是在μ-律编码压缩情况时，上述位移量33就被加到其上。线性字的最高有效位就被加到前导检测电路7，以便检测其最高非零有效位。前导位检测电路7有8个输出端被接到多路转换器5的8个对应输入端，和一个8-3位编码电路8。检测电路7产生一个可指示出线性字的最高非零位的位置的控制信号。
外部控制器产生一个逻辑低电平DIRN控制信号，加到位移加法器/减法器6、数组1和多路转换器5。多路转换器5就随之而从前导位检测电路7接收控制信号，并启动数组1的预定单元，这样就使邻近于已经检测到的最高有效位的最低4个有效位，通过数组1，被抽取出来而加到PCM总线2上;在下文参考图2进行更详细的讨论。
同样，从前导位检测电路7来的控制信号也被在电路8中编码，电路8就随之而产生3个和弦位，以便加到并行PCM总线2。从并行线性总线3来的符号位被直接加到并行PCM总线2上;如上面所讨论的。
下面的表1和2对上述数字信号加到数组1的桶形移位进行说明表1(A-律)和弦 线性信号 PCM信号0 OOOOOOOABCDl 000ABCD1 OOOOOOlABCDl 001ABCD2 OOOOOlABCDlX 010ABCD3 OOOOlABCDlXX 011ABCD4 OOOlABCDlXXX 100ABCD5 OOlABCDlXXXX 101ABCD6 OlABCDlXXXXX 110ABCD7 lABCDlXXXXXX 111ABCD表2(μ-律)和弦 线性信号 PCM信号0 OOOOOOOlABCDl 000ABCD1 OOOOOOlABCDlX 001ABCD2 OOOOOlABCDlXX 010ABCD3 OOOOlABCDlXXX 011ABCD4 OOOlABCDlXXXX 100ABCD5 OOlABCDlXXXXX 101ABCD6 OlABCDlXXXXXX 110ABCD7 lABCDlXXXXXXX 111ABCD表中X＝在压缩时无关O＝在扩展时无关正如表1和2所示，按A-律压缩的字被扩展成12位的线性字，而按μ-律压缩的字被扩展成13位的线性字。在数组1中提供12位或13位的从PCM转换到线性字所用的电路将在下面参考图5进行更详细的讨论。
为了更好地了解本发明，让我们考虑载在PCM总线2上的、具有一个数值为10101010的按μ-律扩展的下列例子。从并行PCM总线2来的逻辑高电平符号位被直接加到并行线性总线3，三位和弦信号010被加到译码电路4，而四位步进位被加到数组1。
参照表2，可以看到从数组1输出的13位线性字将为0000011010100。这个13位准线性信号就被加到位移加法器/减法器6并在那里被减去33(100001二进制数)而得到一个准线性，或偏离线性的数字字，其字形为0000010110011，这个字并被加到线性总线3，以便作进一步的诸如增益转换、数字滤波等的二进制算术处理。
其次，让我们考虑由并行线性总线3载送的、按A-律压缩的线性字，其字形为1001101010110。其最高有效的逻辑高电平的符号位被直接从并行线性总线3加到并行PCM总线2。前导位检测器7检出该线性字的高电平最高有效位，是在第三最高有效的位置(不包括符号位)。因此前导位检测电路7就产生一个8位、形式为00100000的控制信号，以便加到多路转换器5和编码电路8。编码电路8就随之而产生如下的三个和弦位101，而多路转换器5就产生一个控制信号，以便使邻接于前导位的最低四个有效位(即1010各位)被移位经过数组1，并被加到并行PCM总线2。因此，一个形式为11011010的按A-律压缩的PCM字就被加到并行PCM总线3。
参考图2，详细示出了数组1的结构，该数组由许多传输门单元所组成(标为11-16、21-26、31-36、41-46、51-56、61-66、71-76以及81-86)。数组1被排成8行，每行包括有6个传输门单元。每行被分别地接到相应的启动线17、27、37、47、57、67、77和87，每根启动线被接到予定的多路转换器5的输出端。附加的启动线18、28、38、48、58、68、78和88被通过对应的反向器19、29、39、49、59、69、79和89接到相应的一行传输门单元和启动线17、27、37、47、57、67、77和87。
各传输门单元本身的结构和工作将在下面参考图4作更详细的讨论。
由外部控制器产生的前述控制信号DIRN被加到晶体管91-104的门输入端，并加到多路转换器5的DIR控制输入端。晶体管91-97的源极被对应地接到单元11-16的双向对角端口。晶体管98-104的源极被对应地接到单元26、36、46、56、66、76和86的对角端口。晶体管91-104的漏极全被接到地端。
译码器4是一种通用的3-8位译码器。多路转换器5从来自译码器4的控制线110-117中选择以便随着在它的DIR端子上收到从外部处理器来的一个逻辑高电平DIRN信号而控制数组1(图1)，结果就形成PCM字的扩展过程。同样，多路转换器5从控制线120-127中选择以便随着在DIR端子上收到一个逻辑低电平DIRN信号而控制数组1，从而实现线性字的压缩过程。
该DIRN控制信号通过一个反向器105接到传输门106的禁止输入端。门106的一端被接到一个逻辑高电平电压源，而其余一端被接到传输门单元11。
多路转换器5的一个输出端LZ被接到传输门单元16，以便使与一个按A-律扩展的信号(表1)中的“A”步位邻接的最高有效位或者是逻辑高、或者是逻辑低电平。特别是当按A-律扩展的PCM字具有000的和弦位时，则LZ＝0;否则LZ＝1。
在操作中，正如上面参考图1所述，多路转换器5，随着收到来自或者译码器4、或者前导位检测器7的控制信号而在启动线17、27、37、47、57、67、77、87之一上产生一个逻辑高的启动信号。
一旦各行传输门单元的任一启动线(例如启动线17)上加上一个逻辑低电平信号，则从并行PCM总线2收到而被加到对应的传输门单元(例如12-15)的4个步进位就被垂直地移位到邻接的单元(例如22-25)。同样，在预定的一行或一行以上的单元的对角端子上出现的信号就被对角地转移或移位，以致呈现在对应的邻接的对角单元上。
但是正如上面指出，启动线之一将会是逻辑高电平，这就使预定行的垂直顶端端子上所加的比特被转移，以致出现在对应的底端对角端子上，为的是要加到邻接的对角单元上去。同样，出现在垂直底端端子上的信号也被移位，以致出现在该行单元的对应的顶端对角端子上。因此，被启动的一行的各单元所载送的每个比特，在PCM字的扩展情况时，就被向下移位到数组1的左边，而在PCM编码或线性字的压缩情况时就被移位到右边，并向上经过被启动的单元行。
如果在PCM字扩展时，从外部控制器来的DIRN控制信号是逻辑高电平，这就使晶体管91-104和传输门106得以启动。于是，出现在并行PCM总线2上的步进位就被加到单元12-15，逻辑高电平信号通过传输门106和多路转换器5的LZ输出端而对应地加到传输门单元11和16。因此，各逻辑低电平信号就被对角地经过已被禁止的单元行，从晶体管91-104中相应的一个发出，以使出现在并行线性总线3上的线性字在邻接于已被移位的步进位的若干最低有效位上包含若干个零，而在邻接步进位的最高和最低有效位的各位均为逻辑高电平。
例如，如果第四行单元，在扩展期间，随着控制线47所载送的逻辑高电平信号而被启动，则经过门106而转移的并出现在LZ输出端的逻辑高电平就会被对应地经过各门11、21、31、41和16、26、36、46、55、64、73、82发送，结果对应地出现在数组1的双向端子D4和D9上。同样，被加到门12-15的各步进位也将被转移，结果对应地出现在端子D5-D8上。同样，经过晶体管91-93而传送的逻辑低电平信号也将被对角地移位，以致对应地出现在端子D1-D3上，而其余被加到晶体管94-100的源极上的逻辑低电平信号将被对应地转移到门81-86的未被连接的垂直底端端子上去，同时从晶体管101-104来的逻辑低电平信号将被对角地转移，以致对应地出现在D10-D13端子上。
让我们转移到图3，传输门单元之一(即单元16)的内部电路被详细示于图中。启动信号线17被接到所需的传输门201和202的禁止输入端，并接到传输门203和204的启动输入端。已被反向的启动信号线18被接到门203和204的禁止输入端，并接到门201和202的启动输入端E。
在操作中，启动线17上出现逻辑高电平信号(同时在线18上出现互补的逻辑低电平信号)，这样就使X0和Y1端互相连接，同时使Y0和X1互相连接。这就导致通过传输门单元的数字信号比特被移位，正如上面参考图2所述。
万一，启动线17上出现一个逻辑低电平信号(同时在启动线18上出现互补的逻辑高电平信号)，门201和202就被启动而使X0和X1端互相连接，同时使Y0和Y1端互相连接。这就导致出现在X0和X1端上的数字信号比特的垂直转移，并同时使出现在Y0和Y1端上的信号进行对角转移。
由于传输门201-204实质上都是双向的，所以数组1均可被用来实现数字信号的压缩和扩展。
参照图4，图中详示了前导位检测电路。多个或非门300、301、302、303、304、和305的第一输入端被分别地接到双向数据线D12-D6。反相器306的一个输入端被接到数据线D13，而它的一个输出端被接到控制端H7和反相器307的输入端。
反相器307的输出端被接到或非门300的第二输入端。或非门300-305的输出端都被分别地接到反相器309-314的第一输入端和或非门315-320的第一输入端。反相器307-313的输出端被对应地接到或非门315-320的第二输入端，而反相器314的输出端被接到控制端H0。或非门315-320的输出端通过对应的反相器321-326被接到对应的控制端H6-H1。
在操作中，设想一个线性字，其数据位D6-D13的形式为00110100。因此，逻辑高电平的最高有效位是由数据线D11载送的。由于D13线上载送一个逻辑低电平信号，所以反相器306的输出端是为逻辑高电平，这样就使输出端H7也为逻辑高电平。
反相器307的输出端就产生一个被加到或非门300和315的第二输入端的逻辑低电平信号。或非门300的第一输入端上又被加有从数据线D12来的一个逻辑低电平信号，结果使其输出端载送一个逻辑高电平信号。因此或非门315产生一个在反相器321反相的逻辑低电平信号，结果使输出端子H6载送一个逻辑高电平信号。
反相器309的输出端载有一个被加到或非门301和316第二输入端的逻辑低电平信号。或非门301的第一输入端有一个被加到那里的逻辑高电平信号，这样就使或非门301的输出端产生一个逻辑低电平信号。因此，或非门316的输出端就产生一个逻辑高电平信号，该信号在或非门322反相，结果使控制端H5载有一个逻辑低电平信号。
反相器310的输出端产生一个被加到或非门302和317第二输入端上的逻辑高电平信号。或非门302的第一输入端拥有一个被加到那里的逻辑高电平信号，这样就使它的输出端产生一个被加到或非门317第二输入端上的逻辑低电平信号。因此或非门317的输出端就产生一个在反相器323反相的逻辑低电平信号，以致使控制端H4上呈现一个逻辑高电平信号。或非门303-305、318-320和反相器312-314和324-326以同样方式操作，致使控制端H3-H0各载有逻辑高电平信号。
于是，控制端H0-H7，除控制端H5载送一个逻辑低电平信号外，各载送一个逻辑高电平信号，表示在数据线D6-D13上检测到逻辑高电平的最高有效位。H0-H7端通过控制线120-127接到多路转换器5，并通过控制线130-137(图2)接到编码器8，这样就使传输门单元61-66的一行启动。
当在压缩期间，DIRN控制信号为逻辑低电平，致使晶体管106被禁止，有效地禁止由数据线D6所载送的逻辑低电平信号。
由数据线D7载送的逻辑低电平信号通过传输门单元71、62、52、42、32、22和12而传送，结果在并行PCM总线2上出现作为PCM压缩字步进位部分的最低有效步进位。
由数据线D8载送的逻辑高电平信号通过单元81、72、63、53、43、33、23和13而传送，结果在并行PCM总线2上出现作为编码的PCM字的步进位部分的第二最低有效位。
同样，分别出现在数据线D9和D10上的逻辑高和逻辑低电平信号被对应地通过门82、73、64、54、44、34、24、14和84、75、65、55、45、35、25和15而传送，结果在并行的PCM总线2上出现作为编码的PCM字的步进位部分的第三最低有效位和最高有效位。
并且，在控制端H5上的逻辑低电平信号，被通过编码器8而编码，从而产生具有101形式的PCM字的3个和弦位。
正如上面所述，在按μ-律转换情况下，在检测出最高有效位之前，一个移位量为33的值被加到线性字。该移位加法器/减法器电路6一般是由一串门控双向全加单元所组成，这是众所周知的一种程式。
参照结合图2参照图5，详细讨论根据A-律扩展PCM字的多路转换电路5。
正如上面根据表1和2所讨论的，A-律PCM字被扩展成为12位的线性表示形式而μ-律字被扩展成13位的线性形式。在μ-律字扩展期间，A/μ-律控制信号是一个逻辑低电平信号而DIRN控制信号为一个逻辑高电平信号。因此，与非门401就被启动，而其输出LZ保持在逻辑高电平。同样，晶体管106(图2)被启动，结果使一个逻辑高电平信号被加到传输门单元11。这就使步进位A、B、C和D由1(表2)所填充。
但是，如果按A-律PCM字扩展时，则DIRN和A/μ-律控制信号同时都为逻辑高电平。因此，如果具有和弦位为000形式的PCM字扩展时，则控制线110为逻辑低电平，而控制线111-117都为逻辑高电平。由控制线110所载送的逻辑低电平信号被加到多路转换单元402的输入端X0，该信号随着在选择输入端S被加有一个逻辑低电平的DIRN控制信号而在其输出端出现。出现在多路转换单元204输出端上的逻辑低电平信号通过反相器403反相，以便加到与非门401。因此，从与非门401来的输出信号LZ就转为逻辑低电平。高电平的A/μ-律控制信号就被加到或非门404的第一输入端，结果使从那里输出到启动线17的信号保持在逻辑低电平。
该A/μ-律控制信号通过反相器405反相，以便加到一个或门406的第一输入端，而从多路转换单元402输出的逻辑低电平信号被加到它的第二输入端，从而产生一个逻辑低电平输出信号，该信号被加到另一个与非门407的第一输入端。
出现在另一多路转换单元408输出端上的一个控制信号通过反相器409反相，并被加到与非门407的第二输入端，以致使一个逻辑高电平信号被加到启动线27。各附加的多路转换单元410-414的各个输出端都为逻辑高电平，并被加到对应的启动线37、47、57、67、77和87。
因此，由PCM总线2载送的A、B、C和D步进位通过单元15、14、13和12转移而对应地出现在各数据线D5-D2上。并且，一个逻辑高电平信号通过晶体管106和传输单元11转移而出现在数据线D1上;同时，一个逻辑低电平信号经过单元16、25、34、43、52和61，从LZ输出端转移，结果出现在数据线D6上。并且，如以上所详细讨论过的，数据线D7-D13都载有逻辑低电平信号。
如果在具有和弦位为001形式的数字字的A-律扩展时，则当在启动线17和27上的控制信号对应地保持在逻辑低和逻辑高电平时，LZ控制信号就转为逻辑高电平。因此，邻接于“A”步进位的最高有效位就被转变成一个逻辑高电平。
如果在和弦位的幅度为2或更大的A-律PCM字的扩展时，则LZ控制信号就保持在一个逻辑高电平上，以致使启动线37、47、57、67、77、或87中预定的一根线载送一个逻辑高电平信号，而其余的启动线被加有逻辑低电平信号。
根据本发明的一个成功的实施例，此压扩电路被用作一种实现PCM增益移位的器件，其中线性信号的一位移位就可导致6dB的电平增益调节。根据这个成功的实施例，与相当慢的先有技术的串行PCM压扩电路相比，压缩与扩展一般只各需一个微处理器循环就可完成。
专性人员可想到本发明的其它实施例或其它变化形式。例如，虽然根据最佳实施例所描述的是一种6×8单元的数组，但是对拥有更多或更少位的数字信号进行压缩和扩展可以采取不同结构的数组来实现。
相信所有这些实施例和改进都是属于附后的本发明权利要求
书所规定的领域和范围之内的。
权利要求
1.一种用于对数字信号进行压-扩的电路，其压-扩方法是通过把第一数字信号总线(2)上所载送的已被压缩的数字信号译码成它的已被扩展的线性表示形式，用于加到第二数字信号总线(3)；把所述第二数字总线(3)上所载送的线性数字信号编码成它的已被压缩的表示形式，用于加到所述第一数字信号总线(2)上；其特征在于所述译码与编码是利用双向并行处理数组(1)的所述数字信号的并行位进行的。
2.如权利要求
1规定的电路，其特征在于所述数组(1)是由双向桶形移位器组成的。
3.如权利要求
2规定的电路，其特征在于该桶形移位器包括有一个数组的双向传输门单元(11-16、21-26、31-36、41-46、51-56、61-66、71-76、81-86)，每个单元包括有一对串接信号端口(X0-X1)、一对对角连接的信号端口(Y0，Y1)和一个控制输入端(17，18)。
4.如权利要求
3规定的电路，其进一步的特征在于(a)一种电路(4)，用于将所述第一数字信号总线(2)所载送的已被压缩的数字信号的第一种多位比特译码，并随之而产生一个第一控制信号;(b)一种电路(7)，用于将所述第二数字信号总线(3)所载送的所述线性数字信号的第一种多位比特编码，并随之而产生一个第二控制信号;以及(c)一种电路(5)，用于接收和对所述第一和第二控制信号进行多路转换，并随之而产生各启动信号以便启动所述单元中的预定单元。
5.如权利要求
4所规定的电路，其特征在于所述数组(1)包括有8行×6列所述传转门单元，在一行中的每个单元通过其控制输入端接到所述电路(5)的一条预定控制线，用于接收在其上面载送的所述启动信号中预定的一个，而在一列中的每个单元通过所述串接的信号端口(X0，X1)而串接起来，而且每个单元也被通过上述对角连接的信号端口(Y0，Y1)而对角连接到对角邻接的一个单元。
6.如权利要求
1-5所规定的电路，其进一步的特征在于所述电路(7)检测由所述第二数字信号总线(3)所载送的所述线性信号的一个逻辑高电平的最高有效位，并随之而在它的输出端之一上产生所述逻辑高电平信号方式的第二控制信号。
7.如权利要求
6所规定的电路，其进一步的特征在于一个电路(8)，用于将所述第二控制信号，和由所述电路(7)所产生的信号编码，并随之而产生一个线性信号已被压缩的形式表示的最高有效部分，用于加到所述第一数字信号总线(2)。
8.如权利要求
1-7中任一要求所规定的电路，其进一步的特征在于用于在所述数字信号是μ-律编码的PCM字时，将一个预定位移量的信号加到所述被压缩的信号或从所述线性信号中减去的位移加法器/减法器电路(6)。
9.如权利要求
1-7中任一要求中所规定的电路，其特征在于所述被压缩的数字信号是一种8位的按μ-律编码的PCM字，它包括有一个符号位，三个和弦位和四个步进位。
10.如权利要求
1-7中任一要求所规定的电路，其特征在于所述被压缩的数字信号是一种8位的按A-律编码的PCM字，它包括有一个符号位，三个和弦位和四个步进位。
11.如权利要求
1-7中任一要求所规定的电路，其特征在于所述线性信号包括有一个符号位和另外的不是代表按A-律编码的PCM字的线性幅度大小的12位，就是代表按μ-律码的PCM字的线性幅度大小的13位。
12.如权利要求
4所规定的电路，其特征在于所述电路(4)接收所述被压缩的信号的第一种多位比特，并随之而在其输出端之一上产生一个逻辑高电平信号形式的所述第一控制信号。
13.如权利要求
3、4和5中所规定的电路，其中各单元的进一步特征在于(a)一个第一传输门(204)，它的一个双向端被接到所述一对串接信号端口(X0)中的第一个端口，并且其第二双向端被接到所述一对对角连接的端口(Y1)中的第一个端口;(b)一个第二传输门(202)，它的一个双向端被接到所述一对对角连接的端口(Y1)的第一端口，并且其第二双向端被接到一对对角连接的端口(Y0)中的第二端口;(c)一个第三传输门(201)，它的一个双向端被接到所述一对串接信号端口(X0)中的第一端口，并且其第二双向端被接到一对串接的信号端口(X1)中的第二端口;以及(d)一个第四传输门(203)，它的一个双向端被接到一对对角连接的端口(Y0)中的第二端口，并且其第二双向端被接到串接的信号端口(X1)中的第二端口。
14.一种用于对第一和第二数字信号总线(2、3)所载送的数字信号进行压-扩的方法，其特征在于包括以下步骤(a)通过电路(4)将所述第一数字信号总线(2)所载送的一个已被压缩的数字信号的第一种多位比特译码并随之而产生一个第一控制信号;(b)通过电路(7)将所述第二数字信号总线(3)所载送的一个线性数字信号的第一种多位比特编码，并随之而产生一个第二控制信号;(c)通过数组(1)，接收所述第一和第二两种控制信号中的任何一种;并又随之而对应地使所述已被压缩信号的其他的多位比特向左移位一个预定位数，或者使上述线性信号的其它多位比特向左移位一个预定位数;(d)通过电路(6)，将所述已被压缩的信号的移过位的比特加到所述第二信号总线(3)，从而在总线3上就形成一个所述已被压缩的线性形式表示的信号;以及(e)通过电路(7)进一步将所述第二控制信号编码，以便产生多个最高有效位;并将该最高有效位与所述移过位的线性信号组合起来;并将该组合信号加到所述第一信号总线(2)上;从而在总线(2)上形成以压缩形式表示的线性信号。
15.如权利要求
1所规定的电路，进一步的特征在于所述已被压缩的数字信号是数字PCM字，所述第一信号总线(2)是一种PCM信号总线，而所述数组(1)是一种被接到所述PCM信号总线的双向并行处理单元的数组，它是用来接收各输入数字PCM字的各个步进位的。
16.如权利要求
15所规定的电路，进一步的特征在于(a)一个为接收所述和弦位而被接到所述总线(2)的译码器，它并产生一个用于启动与所述数组(1)相关的行的启动信号以使所述各步进位被向左移动一个预定量的位数，从而使从所述总线来的所述PCM字的一个符号位被与上述移过位的步进位组合在一起而加到所述线性信号总线(3)，由此在总线(3)上就形成一个被扩展的输出线性字;(b)一个接到所述线性信号总线(3)的前导位检测电路(7)，它是用来接收一个输入线性字，并产生一个用于启动所述数组相关行的启动信号以使所述输入线性字的预定位被向右移动一个预定位数，从而形成输出数字PCM字的各步进位;(c)一个用于接收所述第二启动信号的编码器(8)，并随之而产生和弦位输出，从而从所述线性总线来的所述输入线性字被与所述产生的和弦位和所述形成的步进位组合在一起而加到所述PCM信号总线(2)，从而在其上形成一个数字PCM字输出。
17.如权利要求
16所规定的电路，其特征还在于所述双向并行处理单元数组(1)是由一种桶形移位器组成的。
18.如权利要求
17所规定的电路，其特征还在于一种用于接收和将第一和第二启动信号之一加到所述桶形移位器的多路转换器(5)。
19.如权利要求
15-18的任一要求中所规定的电路，其特征还在于所述双向并行处理单元数组(1)是由8行×6列互相连接的传输门单元所组成的。
20.如权利要求
15-18的任一要求中所规定的电路，其特征还在于上述译码器(4)是一种三位输入变换到八位输出的数字译码器。
21.如权利要求
15-18的任一要求中所规定的电路，其特征还在于所述编码器(8)是一种八位输入变换到三位输出的数字编码器。
22.如权利要求
5或15所规定的电路，其特征还在于在对一个μ-律数字PCM字进行压扩而所用于中止所述数组(1)的预定行、并且对应地在上述PCM或线性信号上加上/减去一个位移量值33的电路(6)。
专利摘要
一种用于对数字信号进行压—扩的电路，它装有一个数组的传输门单元形式的双向桶形移位器，以便随已被压缩的PCM信号的和弦位的幅度大小而使该PCM信号的步进位向左移动一个预定位数。被移位的各位以被扩展的PCM信号的线性表示形式加到线性数字信号总线。出现在线性总线上的线性数字信号被通过桶形移位器使之向右移位而被压缩，并从那里被加到PCM信号总线上。该压-扩电路价格低廉，能同时适应A-律和μ-律PCM协议，它是全固态的而且可以高速操作。
文档编号H03M7/50GK86107928SQ86107928
公开日1987年9月9日 申请日期1986年11月20日
发明者米兰·斯库布尼克 申请人:米特尔公司导出引文BiBTeX, EndNote, RefMan