专利名称：时钟信号选择器系统的制作方法
技术领域：
本发明涉及对于信号的使用者具有冗余度的时钟信号分配体系，更具体地说，本发明涉及如何从若干个可用的时钟信号中选择一个时钟信号。
背景技术：
和现有技术在电话连接现场和在电信设备中通常需要向各个分设备和其中的各个部分分配两种时钟信号，这两种时钟信号在本申请中称之为时钟脉冲速率和同步脉冲速率，后者简称为“同步速率”。这种分配在结构庞大的相互连接的系统中是特别普遍的，例如在具有各种多路通信级和相似单元的交换系统中。时钟速率通常具有高频率，除了别的作用之外，这种信号限定了通过该设备的数据比特的边缘，同步速率具有低频率，限定帧边缘和数据信号的类似特征。在一个设备中例如一个电信交换站中传送时钟和同步信息的信号数量是非常巨大的，在下文中所统称的“时钟分配网络”正是用于此处。箱式或柜式电信设备包括大量以电缆、主板引线和电气端子、主板印刷线等形式的用于速率分配的传输部件。所有这些信号连接所占空间是巨大的，并且费用很高。通常，控制连接器引线的数量对于限制例如一个交换机的体积的作用很小。
在可靠性要求较高的设备中，自然也要求时钟信号分配网络具有较高的可靠性。按照常规的方法，可以通过增加冗余度来提高时钟信号分配网络的可靠性。如果将时钟信号分配网络和时钟信号源设计为具有冗余度，即有两套可工作设备，而如在下文中所述，在优选的情况下，有三套可工作设备，则具有冗余度和三重的时钟信号结构可以保持从时钟信号源到时钟信号接收器的畅通，但是，在接收器端，自然必须选择出其中一个时钟信号以供各个设备运行使用。
在以往不具有冗余度的系统中，时钟速率和同步速率分配到所有设备箱或设备柜中，通常使用两条同轴缆线连接接收器或两种速率信号的用户，一条同轴缆线用于传输高频的时钟速率，一条缆线用于传输低频基准速率，在本申请中我们还称之为帧速率或同步速率。
在高频时钟信号与低频同步速率分开分配的情况下，为了时钟速率的正确分配，精确度必须很高，从而使得例如同步速率中的脉冲不会在错误的时钟速率脉冲边沿结束或中断。这尤其对分别用于传输时钟和同步速率的两条缆线彼此之间的长度以及相对于连接系统其它目的地的另外的缆线对的相同性提出了更高的要求。
时钟信号具有非常高的频率，通信系统中的电路借助于时钟信号才能正常工作，因此时钟信号的分配对于电缆和连接器等器件的屏蔽性也有很高的要求，还要求良好的接地等，从而使其能够具有干扰防护功能，并且长期保持。
因此，在诸如具有设置在设备箱或设备柜中的电路板上的多种电路的大型转换设备中需要分配具有相对较高频率的时钟信号和具有较低频率的速率信号作为帧结构或其它信号结构的基准信号。时钟速率和同步速率可以以单个、复合信号(“复合时钟信号”)形式分配，在本申请中称之为CLSY(CLock和SYnch)，如国际专利申请PCT/SE94/00321所述，该专利以引用方式结合在本申请中。
这个信号包含其频率大大低于实际系统频率(系统中各个电路以此频率工作)的时钟频率或时钟速率，即，可取的是，其偶数分之一例如1/36，并且它还包括在这个时钟频率之上调制的同步频率或同步速率，并且可取的是其偶数分之一，例如1/640。
锁相回路PLL包括用于解释复合CLSY信号中同步信息的逻辑电路，它还以例如与上述相同的方式产生其频率大大高于CLSY信号的时钟频率，如是其36倍的一个时钟信号。PLL回路以相应于系统时钟信号的精度产生同步脉冲，这利用常规的在两条分开的线路上进行的时钟信号分配是极难实现的。
CLSY信号频率比系统时钟信号频率低得多，此外其中包含同步信息，所以以CLSY信号形式分配频率和使PLL回路同时产生系统时钟速率和同步速率的优点是1、从EMS的观点来看，即考虑到对外部干扰的灵敏度及其自身干扰的影响，信号更容易分配。在系统时钟信号和同步速率分开分配的情况下，该分配方式肯定无法达到相同的精度。这表明只能使用一条光缆。
2、由于时钟速率和同步速率使用同一实际信号传输路径，节省了连接器和主板引线的数目和所占空间。
3、通过使PLL回路在同一芯片上和根据同一信号同时产生系统时钟信号和同步信号，可以达到非常高的精度。
在下面简介的专利文献中以及其它一些文献中都公开了具有冗余度的时钟信号分配系统。
在日本专利申请JP-A 60-225982中以一种三重系统为例描述了时钟脉冲同步技术。利用多数决定法通过校正防止了误差的不利影响。
在美国专利US-A 4185245中描述了一种容错时钟信号分配设备。设置了第一和第二冗余时钟信号源。时钟信号接收器包括序列逻辑电路，用于检查这两种时钟信号以摒弃相位落后于另一个的时钟信号脉冲群。
美国专利US-A 4489412公开了一种利用时钟信号分配模块提供时钟和同步信号的网络，其中所说模块对于从三个振荡器中输出的信号进行多数表决选择。
美国专利US-A 4692932涉及一种三重时钟分配技术，每个时钟信号中包含一个同步信号。在接收器中包括用于多数表决的R逻辑电路，该电路包括三个与门和一个或非门。这些多数表决电路仅仅让其相位在其它两个时钟信号之间的一个输入时钟信号通过。在接收器中没有为进行选择而对所接收的时钟信号的精度进行检测。
在美国专利US-A 4698826中介绍了三重时钟信号分配技术。每个时钟发生器输出包含时钟信号和同步信号的一个信号。
美国专利US-A 5065454公开了一种可产生冗余时钟信号的时钟信号分配系统。为了具有冗余度，分配路径是双重的。
欧洲专利申请EP-A2 0365819涉及使多处理器系统中的各个时钟信号同步的问题。一组时钟信号源分别具有各自的PLL回路，参见其第10栏，31-58行。这些时钟信号源彼此传输基准信号，对于每个时钟信号源都进行选择操作。
欧洲专利申请EP-A2 0366326涉及保证使时钟信号在需要的恰当时间发生的问题，其使用一个计算机系统，在这个系统中从一个主振荡器信号生成一组时钟信号。它需要在这些时钟信号之间加入小的时间延迟以补偿不同长度的传输路径的影响。其中所述方案的目的在于减少不同的时钟信号的时间延迟中的误差影响。其使用了一个PLL回路以保持各个时钟信号与一个基准信号之间的相位关系。
在美国专利US-A 4239982中公开了一种容错时钟信号系统，其利用若干时钟信号源产生系统时钟信号。每个时钟信号源都将从所有时钟信号源产生的时钟信号作为输入信号接收，并且包括用于从这些时钟信号源获取系统时钟信号的接收器电路。每个时钟信号源产生一个与从其时钟信号接收器获取的系统时钟信号相位锁定的时钟信号，并将其传输到其它时钟信号源。该系统允许使用在所获取的系统时钟信号之间具有最小相位偏差的高频时钟信号。
在欧洲专利申请EP-A2 0303916中，使用四个在频率和相位上都同步的速率信号为例如一个计算机系统提供计时信号。这些速率信号是利用四个PLL回路产生的，其输出信号传送到四个选择器电路，在其中进行多数表决选择。由选择器电路选择的信号反馈到速率发生器中所规定的一个以对其进行控制。设置延迟电路以适应选定信号的相位。在时钟信号同时包含时钟和同步速率(后者具有低频)的情况下很难实现这种延迟。
在美国专利US-A 4105900中公开了一种三重控制系统，其中使用三个冗余传感器信号，这些信号中之一提供精度较高信息，另外两种提供精度较低信息。根据三个传感器的操作状态按照预先编程的优先次序选择信号。
发明概要本发明的一个目的是提供一种冗余时钟信号分配系统，使用这种分配系统可以减少时钟信号的“相位偏差”。
本发明的另一个目的是提供一种冗余时钟信号分配系统，该系统适合于在级联的不同站之间传输时钟信号。
在电子系统中为了传送和处理信息，需要将在中央装置产生的时钟信号分配到不同的子系统中。通过分配若干原则上相同的时钟信号而使时钟信号分配具有冗余度，当所说时钟信号产生时，至少在时钟信号中包含的计时信息被认为是相同的。在一个第一站中，借助于一个时钟信号选择器电路，选择所接收时钟信号中的一个作为该站所使用的时钟信号。然后该第一站根据某种方案在不同的时钟信号之间周期地转换选择时钟信号。这样，就形成了输入时钟信号相位的时间平均，从而减少了“相位偏差”，所说相位跳变发生在某些输入时钟信号不正常和不再存在于被重复地和周期地选择的那些时钟信号中的情况。
在第一站中利用一个锁相回路PLL对选定时钟信号中的计时信息进行恢复。可以使用比锁相回路的限制频率高得多的频率进行新时钟信号的选择，从而使得在存在相对相位差的时钟信号之间转换的时钟信号选择器所引起的偏差减小。
为了实现本机时钟信号分配，可以让所选定的时钟信号也作为相邻的其它站所用的时钟信号，即可以让该时钟信号连续地在以级联方式相连的若干站之间传输。此外，第一站中的时钟信号选择器电路也可以按照一定的冗余度进行配置，使得可以在第一站中的若干不同主板上分别独立地选择一个时钟信号。当作出这些选择使得它们如上所述在输入时钟信号之间周期地重复时，所有的冗余主板都选择具有特别是对它们的相位而言的同一个正常的时钟信号。于是当将这些时钟信号传输到一个级联的站时，会明显减少在一个第一站的一个主板中所用的时钟信号之间的相位误差。
通过将所有硬件三重化以增强可靠性，即，使若干相同的被称为主板的单元单独设置和独立地执行所需功能和并行地执行所需程序，可以实现一个电子系统、例如一个信息处理系统或一个电信交换系统的冗余度，以及包括其中所需的时钟功能。可以使用多数表决方法排除发生故障的主板。
因此，通常在一个电子系统、例如某种类型的网络或电子设施中分配一个时钟信号，是为了例如处理信息、在不同站中执行程序或在不同站之间传送信息，时钟信号在其中用于进行控制。至少设置两个不同的时钟信号源，以产生包含基本相同计时信息的时钟信号。这些时钟信号从各个时钟信号源通过专用的传输线或不同的独立的通信信道传送到第一子系统中，作为输入该子系统的时钟信号。在第一子系统中的选择器从所接收的时钟信号中选择一个时钟信号。
借助于包括第一子系统中的选择器的特定装置或设备，可以使得由第一子系统中的选择器选择的时钟信号总是转换到一个新选择的时钟信号。这自然是以至少有两个所接收时钟信号供选择为前提的，但是或许并不总是处于这种情况，如下所述。于是经过包含若干次时钟信号改变的一定时间之后，在第一子系统中获得这些时钟信号相位的时间平均。在第一子系统中可以周期地和/或以规则的时间变化方式改变到一个新选择的时钟信号。在后一种情况下，这意味着，如果例如有三个信号A、B、C是可用的，则经过第一预定时间从A改变到B，经过第二预定时间从B改变到C，而经过第三预定时间从C改变到A。
与上文中引用的国际专利申请中公开的结构相似，可以设置一个锁相回路，所说选择器通过一条传输线与其相连。锁相回路通过这条传输线接收在各个时刻选择的时钟信号，并且从这些时钟信号产生一个第二时钟信号，该第二时钟信号例如可以用于控制子系统的一个子板中的程序。可取的是用于改变到一个新选择的时钟信号的装置能够用于进行频繁的改变并且锁相回路能够发挥作用，从而使得所说第二时钟信号基本不存在相位偏差。通过使锁相回路具有这样的一个时间常数，即在改变到一个新选择的时钟信号时只有有限的时间来适应新的时钟信号的相位，可以实现这个目的。在改变到一个新的时钟信号时会发生明显的相位偏差，因此锁相回路将开始稍稍改变所产生的第二个信号的相位，但是在相位明显改变之前又要进行新的选择并产生新的相位偏关差。
可以在第一子系统中设置比较和评估装置以比较和评估所接收的时钟信号，从而判断这些时钟信号是否是正常的，并且可取的是在这种情况下所说选择器与这些比较和评估装置相连，以仅仅从这些由比较和评估装置判定为正常的时钟信号中选择一个新的时钟信号。
为了实现在第一子系统中时钟信号的连续改变，所设置的装置可以包括若干时钟信号源，这些时钟信号源可以用于产生所有包含人为误差的时钟信号，并且加入人为误差，使得利用第一子系统中的比较和评估装置可以检测到这些误差。进而当检测到误差时，第一子系统中的选择器将选择一个新时钟信号，这样就可以实现时钟信号的连续改变。
为了实现冗余度，第一子系统中的比较和评估装置可以包括至少两套独立和并行工作的单元，特别是与输入第一子系统中的时钟信号相同数目的、独立和并行工作的单元。
按照一种模拟方式，在第一子系统的选择器装置中可以包括至少两个独立工作的选择器单元，而且在这种情况下需要在第一子系统中设置传输线，使得这些信号在与这些选择器单元中每一个相连的独立传输线或信道中传输。每个选择器单元与其它选择器单元相互独立地和并行地从输入的信号中选择一个时钟信号，以并行地产生若干选定时钟信号。
可取的是第一子系统中的选择器单元还包括与输入到第一子系统的时钟信号相同数目的独立和并行工作的选择器单元。
此外，该第一子系统可以与一个第二子系统串联，该第二子系统以与第一子系统基本相同的方式包括选择器装置。这些由选择器单元独立地和并行地选择的至少两个时钟信号，从第一子系统的选择器装置中包含的每个选择器单元通过各条传输线或不同的、独立传输信道进行传输，以作为所说第二子系统的输入时钟信号，或者可以包含在输入到该第二子系统的时钟信号中。
附图简介现在参照附图以非限定性的实施例为例描述本发明。
图1为一个时钟信号分配系统的方块示意图，图2为表示时钟信号帧结构的示意图，图3为作为时间函数的波形示意图，其表示各个序列的时钟信号帧，图4为一个时钟信号选择器单元的方块示意图，图5a为一个频率误差检测器的方块示意图，图5b为包含一个同步信号序列的复合时钟信号的一部分的波形示意图，图5c-5e为从各个电路输出信号的波形示意图，其表示如何分离同步脉冲，图6a为一个相位误差检测器的方块示意图，图6b为用于所说相位误差检测器中的一个差分电路的方块示意图，图6c-6e为波形示意图，表示在差分电路中执行的信号处理过程，图6f为用于所说相位误差检测器的一个重合检测器的一个方块示意图，图6g-i为波形示意图，表示在重合检测器中执行的信号处理过程，图6j为用于所说相位误差检测器中的一个时间间隔监测单元的方块示意图，图6k为用于所说相位误差检测器中的一个滞后电路的状态示意图，图6l为一个时间示意图，表示所说滞后电路的状态，图6m为表示如何监测相位误差的一个方块示意图，
图6n和6o为波形示意图，表示一个保持电路的功能，图7a为表示一个时钟信号选择器控制部分的方块示意图，图7b为用于所说时钟信号选择器控制部分中的一个组合电路的真值表，图7c为表示用于所说时钟信号选择器控制部分中的一个状态机的状态示意图，图8为用于选择一个时钟信号和用于产生一个系统时钟信号和一个同步速率的一个单元的方块示意图。
详细描述以下详细描述基于一种被称为CLSY(时钟和同步信号)的一个时钟信号，参见上述讨论和上面提到的国际专利申请PCT/SE94/00321。
CLSY信号是一个复合时钟信号，它由一个时钟信号“clock”和一个同步信号“synch”构成，其中时钟信号在下文中假定选择为5.12兆赫，是一个脉冲信号，通常为一个方波信号，其具有在本申请中被称为基频或基带频率的频率，其中同步信号在下文中假定选择为8千赫。用于该系统中不同“有用部分”中的时钟频率为184.32兆赫，还被称为系统比特时钟频率或系统时钟频率，但是为了能够更加容易地在系统中分配时钟速率，以较低频率分配时钟速率，即以基带频率，以便在接收器侧(即在每个需要系统速率的单元中)在一个PLL回路(锁相回路)中乘以36倍数，以获得所需的184.32兆赫的系统时钟信号。PLL回路还对包含在CLSY信号中的同步信号解码。该PLL回路还具有这样的品质，其对于输入信号中的单个脉冲被略去的情况或者在输入信号中存在单个尖峰的情况不敏感。
在CLSY信号中还包含维护检测编码。这些编码或模式提供有关产生所考虑的CLSY信号的主板的信息，并且它们还模拟用于维护检测硬件的某些误差。
如上所述，CLSY信号具有许多优点减少了时钟速率与同步速率之间的相位差，减少了实际的信号传输件的数量，“相位跳变”的幅值至多分别为同步速率和时钟速率，(即分别对应于8千赫和5.12兆赫的频率)的周期的1/4。
首先概括地介绍时钟信号和同步信号产生、分配和端接的逻辑结构。图1从原理上表示三个信号发生器1如何生成复合时钟信号，CLSY信号，即三个相同的复合信号，在本申请中称之为CLSY-A、CLSY-B、CLSY-C，其中包含一个时钟速率和一个同步速率。这些复合时钟信号从每个发生器1分配到三个时钟信号选择器3中的每一个，从而结束了三重分配。在每一个这种时钟信号选择器3中，与其它两个时钟信号选择器无关地通过所接收的不同的时钟信号的评估和将它们进行比较，从而作出有关“最佳”时钟信号的一个独立的选择。在这之后，所选定的CLSY信号通过每一个时钟信号选择器3进入其后的锁相回路5，即PLL回路，以便在其中被分解成其分量，时钟速率和同步速率，同时产生一个系统比特时钟信号。该系统比特时钟信号和同步速率被各种电子电路应用于每一主板中，图1中用三重数据电路4示意性表示这类电路。
每一个振荡器1这样构成，它产生一个复合时钟信号，即一个CLSY信号，其中包含规定时钟速率和同步速率的脉冲或脉冲模式，还包含脉冲序列或模拟误差的改变的或变形的脉冲，以对其后的时钟信号选择器3进行维护检测，并且还利用将某些脉冲改变的方法，将包含有关产生CLSY信号的主板的信息(即该振荡器是否已经在主板A、B或C中产生所说CLSY信号)的识别码隐藏在时钟速率和同步速率的脉冲模式中。CLSY信号中的“人为”误差利用这样的方法生成即CLSY信号发生器1在复合时钟信号的起点加入误差，从而使该误差构成CLSY信号的一部分。采用这种方法，不可能取消或加入有关命令的人为误差。
时钟信号选择器3的任务是从三个接收的时钟信号CLSY-A、CLSY-B、CLSY-C中自动选择一个工作的复合时钟信号。一个CLSY信号被认为是正确的判据是其频率正确，并且其相对于另外两个CLSY信号的相位位于某些限定值之内。因此时钟信号选择器3自动对一个时钟信号相对于其它接收的时钟信号的频率和相位作出判断，并根据一种算法从这些输入信号中选择一个，将该信号通过时钟信号选择器3中的一个多路复用器传输到该时钟信号选择器3的输出端。因此借助于始终包含在CLSY信号中的人为误差对时钟信号选择器进行了维护检测。进一步，将人为误差输入，从而该时钟信号选择器3将根据所有接收的时钟信号运行，特别是，它将周期地和以一种在它们之间在时间上规则地周期变化的模式运行。按照这种方式，它总是核查时钟信号选择器3是否能够选择全部接收的复合时钟信号中的任何一个。通过采用这种方法，不会产生超出操作时钟分配的信号，但是进行维护检测所需的信号总是作为操作时钟信号的一部分加入的。
如上所述，PLL回路5的功能是将接收的CLSY信号分解成其分量，即分别为时钟速率信号和同步速率信号，以便将抽取的时钟频率与184.32兆赫的系统比特频率相乘，从而滤出经过ID-编码的和模拟的、即有意加入的误差模式，进而将突变相位跳变转换成慢速相位偏移和滤除可能存在于输入到PLL回路5的信号中的偏差。
为了使系统中的电路和联接部分具有高MTBSF(系统发生故障的平均时间间隔)，重要的是能够安全地检测出尽可能多的硬件可能产生的误差。确定误差存在位置的概率也是重要的，同时，没有误差在系统中传播因而使系统特性劣化也是重要的。
为了实现这些要求，维护操作应当尽可能可靠自然也是重要的。此外，如果就在维护操作中出现硬件误差，则还可以检测出误差发生在哪里。同样，系统的结构应当避免出现这样的情况，即在某个部分出现的误差影响到系统的主要任务，和维护操作不能检测出由于维护操作的某些错误导致的误差或由于系统结构不完善造成的其它误差。
如上所述，为了使用一个静态硬件信号，必须认为在报警状态下通报“OK”或“not OK”的信号是不可靠的。该硬件在传输该信号时可能已经产生了一个硬件误差，从而该信号传达的信息是错误的。即使它是“OK”，它可能指示“错误”，或者尽管是“错误”，它可能指示“OK”。在时钟信号操作维护系统的设计中，采用了这样的原理由软件监测硬件中至少两个不同信号，判断系统正确的事实判据应当是在这些硬件信号之间存在某种关系，以及这些硬件信号不应是静态的，而是应当由计数或标志构成，它们按照预定的模式变化，例如，在某种情况下设定某一标志，而在其它情况下重新设定。因此，这种软件应当要求所期望的动态特性始终存在，否则该软件将产生一个报警信号，这里所说动态特性是指标志分别设定和重新设定的串行次序。
根据上述讨论，时钟信号选择器3的功能主要是在每一时刻选择剔除一个工作不正常的时钟信号和从剩余的正确时钟信号中选择出一个工作时钟信号CLSY-A、CLSY-B或CLSY-C。为了检查时钟信号选择器3是否在工作，通过长期和人为地加入的误差来使由被检查的时钟信号选择器3在一定时刻选择的时钟信号品质降低，然后由监测功能检查该时钟信号选择器3是否能够选择出另一个复合时钟信号。
所以如上所述，从开始时就让时钟信号、即CLSY信号包含可模拟不正确时钟信号的脉冲序列。这些CLSY信号在图1中被称为CLSY发生器1的结构方块中产生。然后再一次加入在CLSY信号中发现的人为误差，从而它们分别对应于用以规定时钟信号选择器接受或者不接受的时钟信号品质的判据。
选定的CLSY信号从一个时钟信号选择器3中输出，并且为了能够确定该CLSY信号是否是该系统应该选择或认为它是所选定的，根据上面的讨论，在产生这个信号时已经在CLSY信号中加入了识别码，即ID-码。因此在A主板中产生的CLSY信号被称为CLSY-A，并且具有识别码A，表示该CLSY信号出自A主板。按照相应的方式，从B主板输出的CLSY信号具有ID-B码，从C主板输出的CLSY信号具有C识别码。通过监测从一个时钟信号选择器3输出的CLSY信号，系统中的高级功能可以判定已经选定的CLSY信号的识别码。
一个CLSY信号被分成若干长度为125微秒的帧，即信号帧以8千赫的频率重复，该频率与同步速率相同，并且这些信号帧包含5.12兆赫的时钟速率信号的640个周期。进一步，可以认为时钟速率信号的每个脉冲或周期是两个半周期，其中可能出现一个过渡区，正区或负区，然后利用这种方式观察每个CLSY信号帧中包含的1280数据比特。如图2所示这些比特从1直到1280编序。一个CLSY信号帧被分成8个子帧，每个子帧被分成三个子区，其中每个子帧中的第一个和第二个子区的长度为54比特，第三个子区长度为52比特。
在每个CLSY信号帧开始时产生用于帧识别的一个模式，该模式被称为同步模式或同步序列，它表示一个同步脉冲。PLL回路5正是对这个模式进行识别，每次PLL回路5识别出这个模式时，PLL回路5产生一个相应的同步脉冲。这种同步模式每在时钟信号选择器的多路复用器输出端产生一次，这种同步模式的计数就增加1，如在下文中所述。
在每个CLSY信号帧中设置两个ID-码，它当然是标识同一主板。在从A主板产生的CLSY信号中包含两个标识A主板的ID-码。相应的条件也施加于在B和C主板产生的CLSY信号。
在图3中，图2中示意表示的CLSY信号帧子序列表示为波形示意图。在这些附图中方块内的数字彼此对应。在CLSY信号中包含有基带频率脉冲的特定比特序列或脉冲部分，它们表示每一信号帧的同步脉冲S、频率取消序列F、相位取消频率P和识别码ID-A、ID-B、ID-C。因此每一信号帧从一个同步序列S开始。在一个信号帧的每个子区中有一个故意加入的误差序列F或P，用于分别模拟三个时钟信号之一中的频率误差和相位误差。从频率取消序列F到该信号帧的两个子区之间的下一个边缘的距离总是恒定的。从一个相位取消序列到最接近的子区之间的下一个边缘的距离也是恒定的，但是具有与应用于频率取消序列的距离不同的值，具体地说是小于它。ID-码 ID-A、ID-B、ID-C总是直接跟在两个子区之间的一个边缘之后，即它们首先或者先于一个子区到达，而在其中的误差序列之前。误差序列F或P总是跟在一个子区的较后部分，从而在一个子区中有可以容纳识别码和人为加入的误差序列的区域。
频率取消序列F由其中已经略去两个基频脉冲的部分构成，在它们之间存在一个平滑的低电压电平，同样，相位取消序列P由已经略去三个基带频率脉冲的部分构成，即它们只有一个脉冲长。在每个时钟信号中相位取消序列P在每个时钟速率帧中仅仅出现一次，即仅仅在一个子区中。在其它子区中仅仅在一个复合时钟信号中存在一个频率取消序列F。识别码序列ID-A、ID-B、ID-C在每个信号帧和每个时钟信号中出现两次。它们由已经略去两个脉冲的部分构成，在其间具有不同数目的剩余脉冲。具体地说就是分别对于识别码序列ID-A、ID-B和ID-C的一个、两个或三个剩余脉冲。
利用优选的方案，下文将对其进行详细介绍，正常工作的一个时钟信号选择器3将在每一子帧的第一子区期间选定CLSY-A作为一个输出信号，在每一子帧的第二个子区期间选定CLSY-B和在每个子帧的第三个子区中选定CLSY-C。然后在图2所示的每根垂直细线或粗线处对时钟信号进行新的选择。在检测到下一个人为加入的误差序列之前以及在遇到一个ID-码之前，始终进行这种选择。
如上所述，时钟信号选择器3包括一个多路复用器，它具有三个输入端和一个输出端，以及一个寻址输入端用以控制该多路复用器，参见下文中的详述。控制地址是在时钟选择器的控制逻辑电路中自动产生的，它检测这三个输入CLSY信号的品质、相位和频率，并且根据由一个内部状态指示器给出的这些检测结果和某些其它判据来判定所选定和从选择器中输出的时钟信号。在多路复用器的输出侧设置有一个记录ID-码的装置。或者，可以直接从控制逻辑电路获得所选定复合时钟信号的ID-码。对于在多路复用器的输出端检测到的每一个ID-码A，ID-A脉冲的计数增加1。对于ID-B和ID-C也提供相应的计数。如上所述，除了对于ID-码的计数，对于检测到的同步模式的数量也给予计数，每个同步模式限定一个同步速率的时钟脉冲。
在多路复用器的输入侧还设置了包括ID-码计数器在内的一个装置，下文中对其进行详细介绍。在多路复用器的输入端(从发生器A产生的时钟信号CLSY-A由此处输入)，设置有检测ID-A脉冲的一个装置，每检测到一个脉冲，计数器计数加1。在时钟信号选择器或多路复用器上用于其它时钟信号CLSY-B和CLSY-C的输入端，设置有用于ID-B脉冲和ID-C脉冲的相应计数器。
验证时钟信号选择器工作的原理是软件读取ID-码的计数，并检查在多路复用器的输入侧的ID-脉冲A、B和C计数是否与在多路复用器的输出侧的ID-脉冲和同步脉冲的计数一致。为了使所有计数脉冲都对应于一个相同的周期，所有计数器都在某一时间同时重新设置，并且在读取计数值之前同时停止其增量变化。
用软件来检测维护功能。这个软件以一定的时间间隔读取计数值。在所有的计数值都被读取之后，将它们重新设置，并且如上所述，在读取它们之前，同时冻结它们的计数值从而使得它们不再更新。因此，所有的计数器值都对应于一个相同的时间长度。
为了解释脉冲计数数量，或者更准确地说，为了解释由时钟信号选择器3中的计数器所记录的不同计数器值之间的关系，以保证正常工作，首先将更加详细地介绍CLSY信号构成的方式。应当注意到设置在时钟信号选择器3之后的PLL回路5对于ID-码和人为误差序列、模拟误差都是不灵敏的，这是由于它只能相对缓慢地变化。还可以发现，进入一个时钟信号选择器的时钟信号的三重分配在从时钟信号选择器输出之后不再是三重的。在各个主板中的PLL回路5都不是三重的，而是在每个主板中有一个PLL回路5，这样PLL回路形成三重。如果任何一个PLL回路不能工作，可以发现整个主板都处于故障状态。不需要再对PLL回路5进行维护检查，因为PLL回路5中的故障是可以发现的。系统中发生故障的PLL回路5不经检测也无法继续工作。但是如果对于时钟信号选择器3不进行特定的维护检测，其中发生的故障仍然会存在。例如由于某种故障的产生，A主板和B主板中的时钟信号选择器除了例如A以外不能选择任何其它时钟信号。只要时钟信号A存在并且是正常的，则系统仍然工作，尽管冗余度不再按照预定的方式起作用。然而要使整个系统停止工作只要A主板中的CLSY信号发生器1出现一个误差就足够了。因此在时钟信号选择器3中提供可靠的维护功能以确保其中不存在误差是很重要的。
CLSY信号和时钟信号选择器3的功能是彼此适应的，以便使时钟信号传输与维护检测循环进行。特别是，将时钟信号选择器3设计为可以排除具有相位误差和/或频率误差的信号。知道了相位和/或频率误差检测器是如何实现的，可以在CLSY信号中加入特定的模式，分别使得时钟信号选择器中的相位和频率误差检测器始终处于工作状态。
相位监测是以下述方式进行的每对CLSY信号之间的相位，即A与B、B与C、C与A之间的相位利用这样的方法检测即使得信号边沿在相位上分开(＝时滞)的距离不大于一定的纳秒数，即“相位接受窗口”(它可以被设定为例如44至49纳秒)，下文中将对此详细介绍。每个CLSY信号的正边沿被转换为一个具有等于相位接受窗口宽度的限定宽度的脉冲。这些脉冲被称为差分脉冲。对其进行相位比较的、来自两个主板的差分脉冲被传输到一个与门。如果两个CLSY信号相位差大于差分脉冲的宽度，则没有逻辑1作为输出信号从与门输出。但是，如果这些信号同相或者相位差不大于相位接受窗口的宽度，则从与门产生一个逻辑真信号作为输出信号，因为在一定时期内这两个差分脉冲都是逻辑真的。这样作为输出信号而从与门产生的信号被称为重合脉冲。要知道，在一个正常工作的系统中CLSY信号的相位差不超过相位接受窗口的宽度，即所有差分脉冲将构成一个相应的重合脉冲，并且这些从各个CLSY信号的正边沿产生的差分脉冲具有至多约为600纳秒的周期，因而重合脉冲之间的时间长度与同时存在的正过渡区或过渡区之间的时间长度一致，即最长约为600纳秒。监测重合脉冲之间的时间长度，并测量两个CLSY信号彼此之间是否同相在时间长度低于650纳秒的情况下，可以说这些信号彼此同相。在时间长度大于650纳秒的情况下，至少两个差分脉冲不是完全同时到达的(不具有足够的重迭)，因而其分离大于相位接受窗口的宽度，因此彼此不同相。
为了验证相位监测功能是否工作，可以去掉CLSY信号中适当数量的正过渡区。于是在相位监测逻辑电路工作的情况下，将产生相应的相位报警信号，并对时钟信号选择器3中的时钟信号作出改变。
如果在例如CLSY-A中存在相位误差，即通过控制CLSY信号产生的一个真实或“纯”误差，相位监测逻辑电路将观测到时钟信号A与时钟信号B彼此之间、以及时钟信号C和时钟信号A彼此之间的相位误差，但是没有时钟信号B与时钟信号C彼此之间的相位误差。通过以一种组合方式对从相位监测逻辑电路产生的信息的解码，在有一个主板包含误差的情况下，可以获得有关包含相位误差的主板的结论。
如果已经发现由一个时钟信号选择器3选定的一个主板存在故障，则作出选择另一个主板的决定。选择两个剩余的工作主板中哪一个的决定是在时钟信号选择器3的一个状态机中作出的，参见下文。如果选定时钟信号A，并且是在A出现故障的情况下选择时钟信号B。如果选定时钟信号B，并且是在B正常地停止工作的情况下，选择时钟信号C。如果选定复合时钟信号C，并且停止工作，选择时钟信号A。如果选定了一个时钟信号，而任一其它的时钟信号停止工作，不再重新选择。在由于其它时钟信号停止工作而已经选定了所检测的时钟信号的情况下，和在这个时钟信号重新开始工作的情况下，时钟信号选择器3保持最后选择的时钟信号，而不再回复。例如，如果时钟信号A被选定，并且正常停止工作，则选择时钟信号B。如果时钟信号A重新变为正常的，则时钟信号选择器3仍然保持时钟信号B。
通过从选定CLSY信号中去掉一定量的正过渡区(＝边沿)，时钟信号选择器3将判定这个信号是不正常的并且不选择这个信号，而是根据状态机依次选择一个时钟信号。在本申请中，CLSY信号中包含的可以触发误差检测器并且模拟各种故障的脉冲序列被称为取消码。
通过在CLSY信号中不同位置加入这种取消码，时钟信号选择器3可以以一种循环方式周期循环地选择不同的时钟信号CLSY-A、CLSY-B和CLSY-C。在CLSY信号中的预定位置处，通过在所改变的CLSY信号中加入ID-码(其在作出改变之后立即形成)，该系统可以通过读取ID-码计数来验证所有的误差检测器都在工作。如果任何一个误差检测器不工作，则对下一个CLSY信号不作改变，从而相应的ID-码不被相关的计数器记录。另一方面，如果一个误差检测器已经损坏，则会一直发出报警，于是也会得到一个不正确的ID-脉冲计数。可以利用专门设计的一个解码表来诊断出误差起因，所说解码表的输入值是由所记录的ID-码的数目构成的。
除了相位误差以外，还监测频率误差。通过与本地产生的计时仪速率进行比较可以监测所接收的三个CLSY信号的频率。因此没有象在相位监测情况那样对这些信号之间进行相对比较，而是相对于一个计时仪速率对每一个输入的信号频率进行检测。
在每个时钟信号选择器3中，为每一个接收的CLSY信号提供一个频率监测单元，并且这个监测单元可以为每个CLSY信号产生相应的频率报警。频率监测是以下列方式进行的如果该CLSY信号具有过长的周期，则产生报警信号。报警限值可以设定为例如400纳秒。
为了验证频率监测单元在工作，可以用一个恒定(电压)电平代替适当数量的周期的CLSY信号，从而使“时间长度大于400纳秒”的判据得到满足。这种模拟频率误差的序列被称为频率取消码，模拟相位误差的序列则被称为相位取消码。
有关时钟信号选择器3中频率误差的信息与有关相位误差的信息一起列在一个组合表中，参见图7b。从该表输出的信号指示出有缺陷的CLSY信号和正确的CLSY信号。这种信息与用于时钟信号选择的状态机一起决定了所选择的时钟信号。从状态机中输出的信号传输到多路复用器的寻址输入端，并以这种方式控制所选择的时钟信号。
如上所述，通过在CLSY信号中各个位置加入频率取消码，时钟信号选择器3可以按照循环次序周期地选择CLSY-A、CLSY-B和CLSY-C，因而在所选定时钟信号的过渡区至下一个子区总是发生改变。通过在每一帧中设置两个识别码，可以对在所选定时钟信号中检测到的识别码数目进行计数，从而可以检查误差检测器是否在工作。通过在CLSY信号中加入ID-码，在检测到一个相位误差序列之后对其作出改变，从而在这种情况下可以在作出改变之后立即检测到，通过读取ID-码计数，系统可以验证所有相位检测器在工作。在一个相位误差检测器不工作的情况下，如果在该时钟信号中存在人为加入的相位误差，则无法对选定的时钟信号作出改变。这导致对于在循环序列ABCABCA…中的序列信号的ID-码不作记录和计数。相应的条件也应用于频率误差。通常，对于每个时钟信号CLSY-A、CLSY-B、CLSY-C的每一帧的ID-码平均计数两次。
频率取消脉冲约为500纳秒长。相位取消脉冲约为700纳秒长。频率取消脉冲不触发相位检测器，但是相位取消脉冲触发频率检测器。为了在一个相位取消脉冲之后应当读取ID-码，必须确保是相位检测器而非频率检测器引起时钟信号的改变。
其方法是使由相位检测器引起的时钟信号改变比由频率检测器引起的改变较迅速(＝较早)得多，与相位取消脉冲或相位取消码相关的ID-码直接位于相位取消脉冲的时间之后。在被改变的CLSY信号中加入ID-码，从图2可以看出，这些部分在图8、9和10中用方块表示。
如果在CLSY-A中加入一个相位取消脉冲，则只要相位检测器检测到(人为)相位误差，时钟选择器3就选择时钟信号B，如果现在已经选择了时钟信号B，并且CLSY-B中包含ID-B，则在时钟选择器的多路复用器的输出端中可以发现ID-B，并且可以对其进行计数。
如果在CLSY-A中加入一个相位取消脉冲，但是相位检测器是有故障的，则时钟信号选择器3中的频率检测器将使时钟从时钟信号A改变到时钟信号B，但是这是在一个延迟时间之后作出改变。现在如果已经选择时钟信号B，并且在CLSY-B中包含ID-B，尽管这个ID-B码直接位于相位取消脉冲时间之后，但是在多路复用器的输出端检测不到这个ID-B码，因为对于CLSY-B的改变由于频率检测器已经使其改变而受到延迟。可以根据图3所示的具体波形图选择适合的延迟，特别参见以包含1和8的的方块表示的示意图。在子区之间的边缘，例如在对应于这种边缘的一个或两个脉冲的时间选择时钟信号。这意味着几乎是在相位误差P之后通过检测在最接近的时间长度内、特别是在所检测的子区内没有出现误差的时钟信号立即作出选择。如果在检测频率误差时上述的延迟至少为时钟速率的4至5个周期，则仅仅由频率检测器检测到的人为加入的相位误差不会包含在处在子区边缘的所选择的新时钟信号中，但是在下一个边缘之前不对其进行检测。
因此，按照这种方式可以借助于相位取消脉冲仅仅对相位检测器进行维护检测，而不会由于频率检测器的干扰影响检测，还可以借助于频率取消脉冲仅仅对频率检测器进行维护检测，而不会由于这个原因导致相位检测器发出报警信号。
在每个CLSY信号帧中包含一个相位取消脉冲和七个频率取消脉冲。这意味着时钟信号选择器在一个CLSY信号帧内要对序列A-B-C处理8次，即序列A-B-C的频率为64千赫。这种极高频的优点是，如果到达时钟信号选择器的三个时钟信号由于分量扩展彼此之间具有少许相位差，则在时钟信号选择器之后立即进行调整的CLSY信号相位阶跃将被具有相对较低的限定频率的PLL回路5所平滑或缓和。PLL回路5减少了由于维护检测引起的相位跳变，包括相关的时钟信号选择器3始终以这种高频改变所选择的时钟信号。
该时钟信号系统还使得这些单元可以以级联方式连接。在第一级I，时钟信号总是由发生器1产生的，参见图1。在第二级II，对于每个主板，由时钟信号选择器3从信号源1产生的三个时钟信号中选择一个时钟信号，并借助PLL回路5由此分别生成或抽取高频时钟信号或系统比特时钟信号以及同步信号。被恢复的这两个简单时钟信号被传输到时钟信号再发生器6，它可以位于这一级II中，或者也可以位于下一级III中。在这些再发生器6中，通过加入同步模式、识别码、频率和相位取消脉冲序列，重新构成复合时钟信号。然后将这些新时钟信号传送到下一级III中的时钟信号选择器，等等。对于级联的若干时钟系统特别有利的是，在每一级的每个主板中借助于时钟信号选择器3和PLL回路5，利用从前一级中的主板平均地构成时钟信号的相位，即利用从前一级中的三个相同主板的时钟信号平均地构成一级中每一主板的时钟信号，从而使得在前一级中的各个主板的时钟信号之间可能存在的相位差得以平均或平滑。
在图4的方块示意图中表示了时钟信号选择器3的结构。其中心部分是一个时钟信号选择器控制单元7，它主要根据来自检测器的不同信号进行逻辑选择，并且包括一个多路复用器。不同的复合时钟信号CLSY-A、CLSY-B和CLSY-C输入到一个时钟信号选择器单元3中。这种输入信号被传送到一个检测器9，检测器9判断基带信号的高频在所接收的复合时钟信号中是否正确。此外，检测器9抽取包含在所接收信号中的识别码，并且在每次检测到一个识别码时产生脉冲。另外，这个检测器9还在每次发现输入信号中存在表示同步的脉冲序列S时产生一个输出脉冲。
进一步，在一个时钟信号选择器3中包括一个相位检测器11，它判断具有较高频率、基带频率的脉冲相位在不同的信号中是否彼此一致，以及同步模式的相位是否一致，并且在检测出不一致时产生信号。时钟信号选择器3还包括一个检测器控制部分12，它由适合的程序例程或相应装置(例如状态机)构成，还包括用于为到来的复合时钟信号中所检测的不同脉冲序列计数的计数器13、和用于为在选定的复合时钟信号中检测出的识别码计数的计数器14。时钟信号选择器3中的各种电路还使用本地时钟信号，特别是具有184兆赫频率的时钟信号，如时钟信号电路10所示的那样。
图5a的方块示意图表示了用于检测同步模式、频率误差和ID-码的组合检测器9的结构。它的主要部分是检测器15，每次在到达的信号中检测到一个识别脉冲序列时，该检测器就产生具有标准长度的一个脉冲，每次检测到一个同步脉冲序列时产生一个类似的脉冲，并且在输入信号具有持续足够长时间的恒定电平情况下产生具有类似脉冲形状的一个误差信号。因此检测器15检测在图2和图3中分别标示为S和ID-A、ID-B、ID-C的这些CLSY-A信号中的信号部分。此外，当检测到标示为F和P的信号部分时，检测器15还总是产生一个信号，因为如图3所示，在这些信号持续期间复合时钟信号为恒值，其后略去若干脉冲，恒定电压状态存在的该时间长度大于一个阈值，该阈值选定为相当于输入复合时钟信号的基带频率的5个半周期。检测器15包括一个移位寄存器17，复合时钟信号之一传输到其输入端。移位寄存器中的计时偏移是借助于本机产生的30兆赫(严格地说是30.72兆赫)的时钟信号产生的。移位寄存器17的不同位置与一个解码器19相连，它将所需的信号传输到其输出端。
组合检测器9还包括用于对到达的复合时钟信号中的同步模式进行精确检测的检测器21，还可比较图5b-5e所示的波形示意图。参见图5b，准确地讲，在一个检测到的同步模式之后出现的这个到达信号中的脉冲从这个检测器向前传输。为此，首先利用在检测器15检测到一个同步模式时产生的脉冲，这个脉冲具有30兆赫的分辨率，参见图5c。这个短脉冲被传送到一个脉冲成形电路23中，该电路具有适当的延迟。于是从脉冲成形电路23中生成的这个信号具有适宜的长度和时间位置，从而它总是覆盖住紧紧跟随在输入的复合时钟信号中5兆赫的基带信号之后的脉冲，参见图5d。然后将这个较长的信号传送到一个与门24，复合时钟信号CLSY-A从其另一个输入端进入，如图5e示意图所示从该与门获得一个输出脉冲。
此外，在组合检测器9中还包括用于判断同步模式的频率是否太高或者两个同步模式之间的时间是否太短的一个检测器25。为了进行这种比较，使用了一个频率为例如120千赫的本机时钟信号源。在判定同步模式的频率太高的情况下从检测器25产生一个信号，并将该信号传送到一个或门26。在该或门26的输出端，产生一个指示已经检测到某种频率误差的信号。
在主检测器15中产生的、用于指示已经检测出输入信号在一定时间内为恒定电平的信号被传送到一个延迟电路28，其功能上文中已经介绍过。经过延迟的误差信号还传输到或门26的一个输入端。
进入组合检测器9的复合信号还传送到检测器31，每次检测到在输入复合时钟信号中存在一个正边沿或一个正过渡区时，该检测器31产生一个脉冲。这是通过利用从一个本机时钟信号源产生的184兆赫高频信号对输入的CLSY信号采样而实现的。在采样信号中检测到的这个上升过渡区被转换成用于其后的检测器33的脉冲。它对输入脉冲的频率进行计算，并且在判断出频率太高的情况下产生一个信号。所产生的信号还传送到或门26。
在图6a中表示了相位检测器11的结构。输入检测器11的信号包括复合时钟信号CLSY-A、CLSY-B、CLSY-C和已经与相应的复合时钟信号分开、并且如上所述紧跟在信号中同步脉冲之后的各个脉冲，这些脉冲分别标示为synchp.A、synchp.B、synchp.C.这些信号中的每一个都分别传送到差分电路27和29。这些差分电路每一个构成一个移位寄存器31’，参见图6b，它们以与上述某些单元相同的方式由内部的本机产生的184兆赫频率作为时钟。移位寄存器31’具有10位。移位寄存器31’中的第九和第十位分别与两个与门33’和35的反相输入端相连，从而在这些与门的输出端得到具有不同长度的输出脉冲。在图6c中输入信号表示为时间函数的波形。它在限定时间内持续达到一个高逻辑电平。从第一与门33’输出的信号以对应的方式表示在图6d中，其包括一个被称为短脉冲或diff_短的脉冲，该脉冲长度为184兆赫(严格地说为184.32兆赫)本机频率的8至9个周期UI(单位间隔)。从另一个与门35输出的信号以对应的方式表示在图6e中，其包括一个较长的脉冲，该脉冲被称为长脉冲或diff_长，该脉冲长度为9至10个周期。这种长度的不确定性由阴影区36表示，它取决于频率为184兆赫的本机脉冲信号的具体特性及其相对于图6c所示输入信号的相位。但是，长脉冲总是比短脉冲精确地长出一个周期。所得脉冲的起点由输入信号精确确定，其末端，即下降沿与频率为184兆赫的本机产生的时钟信号中的相应过渡区相关。
从用于时钟信号的差分电路27中输出的仅有长差分脉冲，并且从两个差分电路中输出的这些脉冲成对地传输至一个重合检测器37中。因此设置了三个相同的重合检测器37。参见图6f，一个重合检测器37包括一个与门43和与其输出端相连的适合的脉冲成形和脉冲延迟电路45。当两个输入信号In1和In2包含重迭的脉冲时，从检测器37获得一个输出脉冲，该脉冲总是相对于具有184兆赫高频的本机产生的时钟信号具有7UI的长度，并且相对于该高频信号具有限定的相位。此外，该输出脉冲的起点与第一个输入脉冲的起点之间的时间间隔总是包含184兆赫的本机产生的时钟信号的一定数量的整周期(长度UI)，此外其还可能具有短于该周期的一个较短时间间隔。
在一个重合检测器37中处理从差分电路27中输出的长脉冲的波形表示在图6g-6i中。在图6g-6i的上部表示的是作为时间函数的本机产生的184兆赫脉冲信号。其下面表示的是需要判断其重合性的两个输入信号In1和In2。再下面表示的是与门的输出信号。在底部表示的是最后产生的信号(输出)的波形。在图6g中输入信号的脉冲具有相当大的重叠，大于6UI，图6h中的重叠是1UI的几分之一。在图6i中在输入脉冲之间根本没有重叠，因此自然没有输出脉冲。
对于成对输入的差分同步脉冲设置有相同类型的重合检测器，重合检测器39用于短脉冲，重合检测器41用于所产生的长脉冲。
从重合检测器37、39、41产生的信号，即长度为本机产生的184兆赫时钟信号的7个周期的脉冲，分别传输到一个监测器电路或检测器51、53和55，这些电路或检测器在这些输入信号之间的时间间隔过大时产生一个信号。这些时间间隔对于复合时钟信号的基频设定为650纳秒，但是对于同步信号，与其125微秒的预期周期相比，该阈值设定为140微秒。
对于复合时钟信号的基频将阈值设定为650纳秒，使得不会将长度为5.12兆赫信号的5个半周期的频率取消脉冲序列检测为相位误差，但是输入时钟信号中包含5.12兆赫基带频率的7个半周期的相位取消脉冲序列会触发相位报警，并从检测器51产生一个信号。基带频率5.12兆赫的5个半周期相当于480纳秒的时间长度，7个半周期相当于683纳秒的时间长度。
在间隔监测电路53和55中分别对于具有不同长度的两个差分脉冲检测同步信号的重合程度。在这些脉冲的两个之间的间隔大于140微秒的情况下从这些监测电路53和55中分别产生输出脉冲。
间隔监测电路51、53、55的结构可以如图6j所示。计数器52利用本机产生的例如184兆赫时钟信号计时。利用一个组合网络54将计数器52的内容与一个阈值比较。当达到阈值时该电路产生输出信号，并且停止增加计数器52的计数。当从一个重合检测器输入一个信号时，将其重新设置和开始计数。
从用于接收同一对输入信号(synchp.A、synchp.B、synchp.C)的每一对检测器电路53、55中输出的脉冲传送到一个滞后电路57，该电路确保当相位误差在阈值幅度范围内时不会过于频繁地产生同步模式的相位误差信号，否则其将不必要频繁地产生相位误差信号。这是由于本机产生的184兆赫时钟信号的相位相对于可能检测出相位误差的两个输入时钟信号的相位来说不具有固定的相位。如根据图6g和6h的波形示意图可以确定的，从差分电路输出的长度为8-9UI的短脉冲在这些脉冲起点相互分开略小于9UI的情况下可以在最坏情况下给出指示重合程度的输出信号，和在这些短脉冲的起始边沿分开大于8UI的情况下给出指示没有重合、即没有输出脉冲因而没有相位误差的一个输出信号。相应的条件也应用于长度为9-10UI的长脉冲，其中所有的时间长度增加1UI。
假定例如CLSY-A和CLSY-B彼此之间具有1UI的相位差，CLSY-C相对于CLSY-A具有8.5UI的相位差，相对于CLSU-B具有9.5UI的相位差。在这种情况下与另外两个时钟信号相比，可以认为CLSY-C是同相的或异相的。首先，如果确定CLSY-C是同相的，则时钟信号选择器将在所有三个时钟信号之间周期地转换，它们始终使传输给PLL回路5作为输入信号的选定时钟信号具有一定的平均相位。经过一段时间之后，当PLL回路已经相对于本机产生的184兆赫时钟信号改变了它的输出相位时，将确定CLSY-C相对于另外两个时钟信号异相。于是时钟信号选择器不再交替选择CLSY-A和CLSY-B，而是向PLL回路5提供其它的平均相位，该电路将按照所传送的时钟信号开始朝向新的平均相位值振荡。在另一段时间之后，将再次判定CLSY-C与其它两个时钟信号同相。这使得可以通过生成长脉冲和短脉冲(其长度差始终为1UI)和通过提供滞后功能消除相位偏差。
图6k表示了一个滞后电路的状态示意图。它包括两种状态，一种第一状态58，当所检测的信号彼此同相时，其通常处于这种状态，和一种第二状态58’，当信号具有相位误差时其处于这种状态。在该第二状态58’，此电路将产生一个报警信号。仅仅当该状态机接收到最初从一个长脉冲中获得、由差分电路29产生的一个脉冲时，它才从第一状态转换到第二状态，其中所说脉冲随后将由一个重合电路和一个间隔监测电路进行处理。自然，同时还接收从短脉冲获得的脉冲。同样，仅仅当状态机接收到最初从短脉冲中得到、由差分电路29产生的脉冲时，它才从第二状态转换到第一状态。
在图61的示意图中表示了滞后作用。在横坐标轴上以UI(本机时钟信号的单位间隔)为单位表示时钟信号的相位差，在纵坐标轴上表示出状态机的两种状态58、58’。因此，当相位差略大于9-10UI时(在这种情况下不确定性依赖于由于本机时钟信号产生的量化)，转换到第二状态，仅仅当相位差略小于8-9UI时才可能从该状态进行转换。
从滞后电路57输出的信号传送到一个保持电路59，当从所说滞后电路57接收到一个指示重合脉冲之间重合时间太长或时间间隔太长的脉冲时，该保持电路保持这个脉冲4秒钟的时间，并在其输出端产生一个长度至少为4秒钟的脉冲。这种情况表示在图6n-6o的波形示意图中，在图6n中表示一个脉冲到达保持电路59，而在图6o中表示该脉冲由保持电路产生，并且具有至少4秒钟的保证长度。
最后，从保持电路59输出的误差信号传送到一个或电路61，输入到该或电路另一输入端的信号指示输入的基频的复合时钟信号的是否存在太长时间。然后将从该或电路61输出的信号传送到时钟信号选择器控制电路7。
图6m表示用于确定两个复合时钟信号CLSY-A和CLSY-B中的同步模式彼此之间的相位误差的电路。这些时钟信号输入到用于每个时钟信号的与上述方块15中电路对应的一个解码器601中。从这里产生恢复的同步脉冲，并且该同步脉冲从每个解码器601传送到用于短脉冲的差分电路603和用于长脉冲的差分电路605。这些差分电路对应于上述的差分电路29，它们由本机振荡器607产生的相同高频时钟信号计时。因此它们所产生的差分脉冲的长度总是具有本机产生的时钟信号的一个周期的差值。从用于短脉冲的差分电路603产生的脉冲传送到与门形式的一个第一重合检测器605，它对应于上述的检测器39。同样，从用于长脉冲的差分电路605中产生的脉冲传送到一个第二重合检测器611，这是一个与检测器41相对应的与门，参见图6a。从与门609和611输出的信号分别传送到时间间隔检测单元613和615，它们对应于上述的检测电路53和55。最后，从监测单元613和615输出的信号传送到一个滞后单元617，其对应于上述的滞后装置57，信号由此传送到一个保持电路619，其对应于上述的电路59，只要它在输入端接收到一个高逻辑电平的脉冲，就会产生一个保持或维持4秒钟的脉冲。这个脉冲还是整个电路的输出信号，它指示在输入的信号CLSY-A与CLSY-B中的同步模式彼此之间存在相位误差。
从上述内容可以看到，用于在存在过大相位差的情况下产生一个信号的检测器在输入信号中的同步模式彼此之间存在小的频率误差的情况下也输出一个不变的误差信号。因此，如果在输入信号中存在小的频率差，例如为1ppm或更小量级的幅值，则两个同步信号之间的相位会明显地变化，有时它小于检测相位误差的阈值极限，有时它大于该阈值极限，即它将周期地产生指示相位误差的一个信号。通过分别加入保持电路619和59，在没有产生误差信号的时间长度分别小于在电路617和619中的保持时间的情况下，引起这种周期重复的相位误差信号的频率误差将被检测出作为一个恒定的相位误差。对于上述的频率和时间，它对应于检测到大于0.01ppm的频率误差的情况。
图7a表示时钟信号选择器控制部分7。复合时钟信号CLSY-A、CLSY-B和CLSY-C输入到一个多路复用器63。复合时钟信号CLSY-A、CLSY-B和CLSY-C的频率误差信号输入到一个组合网络67，该网络还接收复合时钟信号的相应的相位误差信号。组合网络67在其输出端产生信号，以指示仅有时钟信号A或B或C是可用的、仅有A和B是可用的、仅有B和C是可用的、仅有C和A是可用的、最后是所有三个信号A和B和C都是可用的。组合网络的真值表表示在图7b中。
可用性信号输入到一个状态机69以根据一个编程控制方案控制多路复用器63。这个控制方案由图7c的状态示意图表示。三种状态71、73和75下都输入从所有的时钟信号选择器3产生的、特别是从时钟信号选择器控制部分7产生的信号，所说的每一种状态对应于三个复合时钟信号CLSY-A、CLSY-B、CLSY-C中的一个，在这个状态将该时钟信号确定为选择信号。在出现“仅有CLSY-B可用”或“仅有CLSY-B和CLSY-C可用”信号的情况下，状态机从选择CLSY-A的状态71转换到选择CLSY-B的状态73。在出现“仅有CLSY-C可用”信号的情况下，状态机从选择CLSY-A的状态71转换到选择CLSY-C的状态75。在出现“仅有CLSY-C可用”或“仅有CLSY-C和CLSY-A可用”信号的情况下，状态机从选择CLSY-B的状态73转换到选择CLSY-C的状态75。在出现“仅有CLSY-A可用”信号的情况下，状态机从选择CLSY-B的状态73转换到选择CLSY-A的状态71。在出现“仅有CLSY-A可用”或“仅有CLSY-A和CLSY-B可用”信号的情况下，状态机从选择CLSY-C的状态75转换到选择CLSY-A的状态71。在出现“仅有CLSY-B可用”信号的情况下，状态机从选择CLSY-C的状态75转换到选择CLSY-B的状态73。
然后将由多路复用器63选择的复合时钟信号传送到相应的锁相回路以恢复系统比特时钟和同步速率，之后将它们进行分配以用于各个主板，在设置其它级联单元的情况下，还传送到一个再发生器6，参见图1。根据所选择的时钟信号，在一个检测器电路77中，还可以抽取检测到的ID-码和同步模式以便在每次检测到它们时产生计数脉冲以使计数寄存器14和67分别增加计数，参见6图4，从而由监测单元12进行处理。
或者，可以由状态机69直接产生与对于在选定时间选择的时钟信号有效的ID-码相应的计数脉冲，如点线所示，还产生相应于用于更新这些计数器的输入同步脉冲的一个计数脉冲。
在图8中表示了子系统中一个主板的示意图，其中示意性地表示了上面讨论的若干一些部分。复合时钟信号CLSY-A、CLSY-B和CLSY-C传输至多路复用器或转换器63，它由状态机69输出的信号来控制，并且通常一直产生一个作为输出信号(即一个选定信号)的一个时钟信号，该信号按照接近于有规律的重复次数，以一种周期方式例如…CLSY-A→CLSY-B→CLSY-C→CLSY-A→CLSY-B→CLSY-C→…在输入时钟信号之间变化。
在本申请中状态机69被表示为结合在一个控制单元70之中，该控制单元除了状态机之外还包括组合网络67。控制单元70接收报警信号作为输入信号，所说报警信号与时钟信号A中的频率误差、时钟信号B中的频率误差、时钟信号A中的相位误差、时钟信号A中的相位误差、时钟信号B中的相位误差、时钟信号C中的相位误差相关，它们都是从同步模式、频率误差和ID-检测器9和从相位误差检测器11得到的。先前提到的组合检测器9在这里表示为分开的方块9’，9”，其中前者提供频率误差信号，后者传送一个用于所选择的、预先选择的ID-码，以使寄存器13增加所接收的ID-脉冲的计数。输入到控制单元70中的输入信号确定了在状态机69中通过组合网络67在不同状态之间的转换。此外，还利用同步模式和ID-检测器77在由转换器63选择的复合信号中确定ID-脉冲以使寄存器14的计数增加。这个检测器还产生使寄存器67计数增加的一个信号，所说寄存器67中包含指示所接收或检测到的同步模式数目的一个存储值。所选定的时钟信号还传送到锁相回路电路PLL5中以恢复一个系统比特时钟和同步脉冲。
本申请中还表示了处理器形式的一个控制和检测单元79，它由存储在一个存储器81中的程序控制。该控制和监测单元79以周期重复的方式监测在这些时刻存储在不同寄存器13、14、67中的值，以判断这些值是否为预期值，并且在这些值不是预期值的情况下将一个报警信号传送给某些上级单元或操作者。
权利要求
1.向一个电子系统中的子系统供给时钟信号的一种方法，它包括以下步骤由不同的时钟信号源产生包含基本相同计时信息的至少两个时钟信号，通过不同的独立传输线或信道传送所说时钟信号，将其作为输入一个第一子系统的时钟信号，所说子系统从输入时钟信号中选择一个时钟信号，其特征在于在至少有两个信号可供选择的情况下所说第一子系统总是变换到所接收时钟信号中的一个新选择的时钟信号，从而在所说第一子系统中获得在包含若干次时钟信号变换的时间长度内输入时钟信号相位的时间平均。
2.如权利要求1所述的一种方法，其特征在于周期地和/或以规则的时间变化方式在可用的输入时钟信号之间变换到一个新选择的时钟信号。
3.如权利要求1-2中任一项所述的一种方法，其特征在于将在每一时刻选择的时钟信号传送到一个锁相回路中以产生一个第二时钟信号，和这样来设置改变到一个新选择的时钟信号的次数和这样来设置锁相回路，使得所说第二时钟信号的相位基本不存在偏差。
4.如权利要求3所述的一种方法，其特征在于所说锁相回路具有这样的时间常数，使得对于选择新的时钟信号，其时间只能有限地适应新输入时钟信号的相位。
5.如权利要求1-4所述的一种方法，其特征在于所说第一子系统评估所接收的输入时钟信号，以判断这些时钟信号是否正常，并且仅仅从已经判定为正常的那些时钟信号中选择时钟信号。
6.如权利要求5所述的一种方法，其特征在于所有输入时钟信号都包含人为误差，和加入所说误差，使得在第一子系统的评估过程中发现所说人为误差，由此变换时钟信号，从而产生时钟信号的持续变换。
7.如权利要求1-6所述的一种方法，其特征在于在所说第一子系统中评估输入时钟信号，并且按照至少两种彼此独立工作的不同程序独立地和并行地选择其中之一，以并行地产生至少两个选定时钟信号。
8.如权利要求7所述的一种方法，其特征在于在子系统中用于选择时钟信号的不同的独立程序的数目等于传输线或信道的数目，所说时钟信号就是通过这些传输线或信道输入到所说子系统中的。
9.如权利要求7-8之一所述的一种方法，其特征在于在所说子系统中选择信号是由至少两个彼此独立工作的不同的选择器单元进行的，在这些选择器单元执行独立的程序，不同的选择器单元的数目等于与连到所说子系统的不同的独立传输线或信道的数目。
10.如权利要求7-9中任一项所述的一种方法，其特征在于将至少两个独立选择的信号，通过其专用独立传输线或信道供给或传送到一个第二子系统中作为其所输入的时钟信号，在所说第二子系统中，以与在第一子系统中基本相同方式变换时钟信号。
11.用于处理信息和/或在不同站中执行程序和/或在不同站之间传送信息的一种网络或设施，其中时钟信号用于进行控制，它包括至少两个时钟信号源，用于产生包含基本相同计时信息的时钟信号，一个第一子系统，从每个时钟信号源至所说第一子系统的、用于传送所说时钟信号以作为其中的时钟信号的专用传输线或不同的独立通信信道，设置在第一子系统用于从所接收的时钟信号中选择一个时钟信号的选择器装置，其特征在于一种在第一子系统中包括选择器装置的装置，该装置用于在有至少两个所接收时钟信号可供选择的情况下使得由第一子系统中的选择器装置选择的时钟信号总是变换为一个新选择的时钟信号，从而在第一子系统中获得在包含若干次时钟信号变换的一段时间内所说时钟信号相位的时间平均。
12.如权利要求11所述的一种网络或设施，其特征在于设置了在第一子系统中用于变换到一个新选择时钟信号的装置，以便周期地和/或以规则的时间变化方式变换到一个新选择的信号。
13.如权利要求11-12之一所述的一种网络或设施，其特征在于它包括一个锁相回路，一条传输线从所说选择器装置与其相连，以用于向其传送在每一时刻选择的时钟信号，该锁相环还用于产生一个第二时钟信号，和设置了用于变换到一个新选择的时钟信号的装置，其执行的变换的频繁程度和设置锁相回路的方式使得所说第二时钟信号的相位基本不存在相位偏差。
14.如权利要求13所述的一种网络或设施，其特征在于所说锁相回路具有这样的时间常数，使得对于向一个新选择的时钟信号的变换，其时间只能在有限程度上适应所说新时钟信号的相位。
15.如权利要求11-14中任一项所述的一种网络或设施，其特征在于包括设置在第一子系统中的比较和评估装置，其用于比较和评估所接收的时钟信号以判断这些时钟信号是否正常，所说选择器装置与所说比较和评估装置相连，以仅仅从由所说比较和评估装置判定为正常的那些时钟信号中选择新的时钟信号。
16.如权利要求11-15中任一项所述的一种网络或设施，其特征在于第一子系统中用于始终变换时钟信号的装置包括所说时钟信号源，其用于产生包含人为误差的所有时钟信号和加入这种误差，使得可以由第一子系统中的比较和评估装置检测到这些误差，进而，当检测到误差时，第一子系统中的选择器装置选择一个新时钟信号，从而实现总是在变换时钟信号的时间。
17.如权利要求15-16中任一项所述的一种网络或设施，其特征在于第一子系统中的比较和评估装置包括至少两个独立和并行工作的单元。
18.如权利要求17所述的一种网络或设施，其特征在于第一子系统中的所说比较和评估装置包括与输入所说第一子系统的时钟信号相同数目的独立和并行工作的单元。
19.如权利要求15-18所述的一种网络或设施，其特征在于包括至少两个独立工作、并且包含在第一子系统的选择器装置中的选择器单元，设置在第一子系统中的传输线，其用于将信号通过所有的独立传输线或信道传送到至少两个独立工作的选择器单元中的每一个，每个选择器单元用于与其它选择器单元相互独立地和并行地从输入时钟信号中选择一个时钟信号，以并行地产生若干选定时钟信号。
20.如权利要求19所述的一种网络或设施，其特征在于第一子系统中的所说选择器装置包括与输入所说第一子系统的时钟信号相同数目的独立地和并行地工作的选择器单元。
21.如权利要求19-20中任一项所述的一种网络或设施，其特征在于包括一个第二子系统，其包括与所说第一子系统基本相同的选择器单元，和专用传输线或不同的独立传输信道，用于从第一子系统的选择器装置中所包含的各个选择器单元传输由所说选择器单元独立和并行选择的至少两个时钟信号，以作为第二子系统的输入时钟信号。
全文摘要
在一个网络中,例如在一个大型电信交换网络中,为了在不同的站处理信息和在这些站之间传输信息,设置了位于中央部分的电路,它们可独立地产生时钟信号(CLSY－A、CLSY－B、CLSY－C),这些时钟信号中包含系统时钟速率和帧同步速率。这些时钟信号通过若干条(在优选的情况下是三条)不同的传输线并行地和独立地传输到一个站,其中利用一个多路复用器(63)在评估电路的控制下选择一个时钟信号,所说评估电路中包括用于确定所接收时钟信号中的误差的电路(9,11),还包括一个状态机(69)。多路复用器(63)总是在以一种循环模式周期地和重复地选择一个新的时钟信号,这是通过在发出所用时钟信号时在其中临时加入非常短的误差而实现的。因而总是在所选择的时钟信号中产生小的相位跳变,但是在不再有可能选择一个新的输入时钟信号的同时,相对于所选择时钟信号相位的前一次平均,减小了相位跳变的幅值。
文档编号H04Q11/04GK1202996SQ9619842
公开日1998年12月23日 申请日期1996年9月27日 优先权日1995年9月29日
发明者P·伦德, M·维赫尔森, A·布詹内 申请人:艾利森电话股份有限公司