专利名称：数字滤波系统的制作方法
技术领域：
本发明系提供一种数字滤波系统，尤指一种用来对一四段频移键控解调器(four-level frequency shift keying demodulator)的数字输出做滤波处理的数字滤波系统。
请参考
图1，图1为一习知无线电接收器10的方框图。无线电接收器10，用来接收四段频移键控信号(four-level frequency-shift-keyingsignals)，其包含有一天线12用来接收四段频移键控的射频(radio-frequency)信号，一射频转换器14用来将接收到的射频信号转换成中频(intermediatefrequency)信号经由A端口输出，一中频解调器16用来将由A端口接收到的每一中频信号转换成两个数字信号经由B端口及C端口输出，这两个数字信号代表每一个已接收的四段频移键控信号，一数字滤波系统18用来将已接收的数字信号中所含的杂讯滤除，以及一数字处理系统20用来处理该已滤波(filtered)的数字信号。
在数字滤波系统18中，从端口B接收到的每一数字信号系依据取样时钟电路22所产生的取样时钟信号，循序地被移位寄存器(shift register)24取样并加以储存，移位寄存器24是由复数个D型触发器所构成。对一传输速度为1200位元/秒(bit-per-second)的呼叫器而言，取样频率可定为每个位元16次，如此移位寄存器24即需要16个D型触发器来储存这些数字取样信号。移位寄存器24的每一个D型触发器均系电连接于一位元判定电路(bitdecision circuit)26，其系用来判定储存于寄存器24中的数字取样信号中，占多数的电压电平以决定该已接收的数字信号的电压电平。如果超过半数的取样信号是“高”电位，则位元判定电路26的D端口会产生一个“高”电位，否则就会产生一个“低”电位。如此一来，该已接收的数字信号内所含的杂讯都会被滤掉。若该已接收的数字信号的电压电平与前一数字信号的电压电平不同，则位元判定电路26会于E端口产生一个用来做输入信号同步处理的脉冲信号。
对从C端口接收到的数字信号而言，数字滤波系统18的处理程序是相同的。寄存器30及位元判定电路32的功能与寄存器24及位元判定电路26一样，因此不再重述。
两个位元时钟回复电路(bit recovery circuit)28及34的功能是相同的。位元时钟回复电路28是用来于F端口产生一预定频率的位元时钟信号，该位元时钟信号的输出时间点会利用位元判定电路26所产生的脉冲信号来加以同步。由两个位元时钟回复电路28及34所产生的两个位元时钟信号，会由时钟选择电路(clock selection circuit)36来决定要选用那一个位元时钟信号。被选用的位元时钟信号会被传送到两个D型触发器38及40，用来将两个位元判定电路26及32所产生的数字输出存入两个D型触发器38及40。而两个D型触发器38及40的数字输出，与时钟选择电路36所产生的位元时钟信号，将会输入数字处理系统20以做更进一步的处理。
请参考图2。图2为图1所示中频解调器16的输入及输出信号图。四段频移键控信号共有四个从低到高的不同频率，B端口及C端口产生的两个输出信号代表从A端口输入的每一个四段频移键控信号的电平(level)。B端口产生的数字输出是代表每一电平的最高有效位元(most significant bit)，而C端口产生的数字输出是代表每一电平的最低有效位元(least significant bit)。B端口及C端口产生的四个电平(level)“00”，“01”，“11”及“10”代表四个从低频到高频的四段频移键控信号。
在图2中，当两个频移键控信号“00”及“10”先后从A端口被接收到时，C端口会产生一个杂讯42。另外当两个频移键控信号“10”及“00”先后从A端口被接收到时，C端口会产生另一个杂讯44。以上情况是因为频移键控信号是模拟信号，因此频率在连续的两个不同电平(level)的频移键控信号之间会连续地改变。当一个“00”频移键控信号后接另一个“10”频移键控信号时，“00”频移键控信号的频率会连续地改变成“10”频移键控信号的频率，在连续改变的过程中，会经过“01”及“11”频移键控信号的频率。因此在连续改变的过程中，中频解调器16会在B端口及C端口产生“01”及“11”频移键控信号的数字以反映这种电平变化。中频解调器16在连续改变的过程中会在B端口及C端口产生下列型式的数字输出B端口 0011C端口 0110在C端口产生的杂讯42是由四个数字输出“0110”中的“11”所形成。而C端口产生的另一杂讯44也是以相同方式在两个频移键控信号“10”及“00”间的转换过程中产生的，杂讯42及44的宽度可以是一个正常频移键控信号的十分之一到三分之一。
如图1所述，从C端口输入的每一个数字信号会循序地被转换成一复数个数字取样信号并储存于寄存器30中。而位元判定电路32会决定该已接收的数字信号是高电位或是低电位以滤除该已接收的数字信号内所含的所有杂讯。由图2可以看出杂讯42或44经常存在于“00”及“10”频移键控信号之间或是“10”及“00”频移键控信号之间，而每一杂讯的宽度可以是一个正常频移键控信号的十分之一到三分之一不等。这表示当杂讯42或44发生时，储存于寄存器30内的数字取样信号有十分之一到三分之一是不正确的。如果该已接收的数字信号内含有极少杂讯，则这种状况对位元判定电路32来说不会使它产生错误的判断，因为储存在寄存器30内的数字取样信号除了少部分受到杂讯42或44的影响外，其余大多都是正确的。但是如果信号接收的环境是非常吵杂以致于该已接收的数字信号内含有许多杂讯存在，则从该已接收的数字信号中所取得的不正确的数字取样信号会因为杂讯42或44的存在而可轻易地超过百分之五十，因而使位元判定电路32产生一错误的数字输出，这会使信号传输效率大大地降低。由此可知，杂讯42及44会降低习知无线电接收器10的信号传输效率。
因此，本发明的主要目的在于提供一种数字滤波系统，其可用来对一四段频移键控解调器的数字输出提供一种新的滤波处理方式以解决上述杂讯所衍生的问题。
本发明提供的一种数字滤波系统，用来对一频移键控解调器所产生的第一及第二数字信号加以滤波，以产生第一及第二已滤波的数字信号，该频移键控解调器系用来将一四段频移键控信号解调变成该第一及第二数字信号，该系统包含有(1)一第一寄存器用来将该第一数字信号记录成复数个数字取样信号；(2)一第一位元判定电路，用来依据储存于该第一寄存器的数字取样信号来产生一第一电压电平，若该第一电压电平与该第一数字信号之前一数字信号所产生的电压电平不同时，该第一位元判定电路会产生一脉冲信号；(3)一位元时钟回复电路用来依据一预定的频率来产生一位元时钟信号，前述第一位元判定电路所产生的脉冲信号系用来将该位元时钟回复电路所产生的位元时钟信号加以同步；(4)一第一D型触发器，用来在该位元时钟信号出现时，将该第一位元判定电路所产生的第一电压电平加以储存，并依据该第一电压电平产生前述的第一已滤波数字信号；(5)一第二寄存器用来将该第二数字信号记录成复数个数字取样信号；(6)一第二位元判定电路，用来依据储存于该第二寄存器的复数个预定的数字取样信号来产生一第二电压电平；以及(7)一第二D型触发器，用来在该位元时钟信号出现时，将该第二位元判定电路所产生的第二电压电平加以储存，并依据该第二电压电平产生前述的第二已滤波数字信号。
结合附图描述本发明的实施例，以使更清楚地理解本发明。
附图简要说明图1为用来接收四段频移键控信号的传统无线电接收器的方框图；图2为图1所示中频解调器的输入及输出信号；图3为本发明无线电接收器的方框图；图4为图3所示无线电接收器的时序图。
图3为本发明无线电接收器50的方框图。无线电接收器50包含有一天线12用来接收四段频移键控的射频信号，一射频转换器14用来将已接收的射频信号转换成中频信号，一中频解调器16用来将从A端口接收到的每一中频信号转变成B端口及C端口输出的两个数字信号，以代表每一已接收的四段频移键控信号的电平(level)，一数字滤波系统52用来将已接收的数字信号内所含的各种杂讯滤掉，及一数字处理系统20用来处理已滤波的数字信号。
在数字滤波系统52中，取样时钟电路22，寄存器24，位元判定电路26及寄存器30的功能，与图1数字滤波系统18中相对应的电路功能相同。系统52中有两部分和系统18有所不同。第一个差别是，位元时钟回复电路28被用来代替系统18中的位元时钟回复电路28和34及时钟选定电路36，而第二个差别是系统52有一新的位元判定电路54用来代替系统18的位元判定电路32。
在图1中，每一个位元时钟回复电路28和34都是用来产生相同预定频率的位元时钟信号，而且每一位元时钟回复电路都是被与其相连的位元判定电路26或32所产生的脉冲信号加以同步。由于位元判定电路26或32所产生的每一个脉冲信号都是依据中频解调器16的B端口或C端口所产生的数字信号的前缘(leading edge)来产生，因此两个位元时钟回复电路28及34所产生的两个位元时钟信号之间的时间差异，与一个频移键控信号的时间宽度来相比是微不足道的。况且在C端口产生的数字信号的前缘时常会被图2所示的杂讯42或44干扰，而在B端口产生的数字信号则无类似情况。因此在图3中，位元时钟回复电路28所产生的位元时钟信号被选为两个D型触发器38和40的位元时钟信号的唯一来源，而图1所示的位元时钟回复电路34及时钟选定电路36则被除去。
位元判定电路54包含有三个输入端口56，电连接于寄存器30的中间三个D型触发器(未标示)之上。位元判定电路54包含有三个“与”门(ANDgate)58及一个“或”门(OR gate)60用来决定是否有两个或两个以上的“1”从三个输入端口56输入。与图3之位元判定电路26相比较，位元判定电路26电连接于寄存器24的所有D型触发器，而位元判定电路54则仅电连接于寄存器30的中间三个D型触发器之上，这是因为图2显示由C端口所输入的数字信号的前缘或后缘都有可能受到杂讯42及44的影响，因此这些由一个C端口输入的数字信号的前缘或后缘部分所产生的数字取样信号，都被位元判定电路54忽略，以减少错误的数字取样信号。
请参考图4。图4为图3所示无线电接收器50的时序图。在此一时序图中，三组数字信号“00”，“10”及“00”由中频解调器16的B端口及C端口连续地输入。当数字信号从“00”到“10”以及从“10”到“00”的转换过程中，中频解调器16会于C端口上产生杂讯42及44，这与图2所示的杂讯42及44产生原因相同。由位元时钟回复电路28以一预定频率所产生的位元时钟信号标示于F端口。当B端口输入的前缘62或后缘64被位元判定电路26侦测到时，其会产生一脉冲信号(未显示)来将位元时钟回复电路28加以同步，图4显示由位元时钟回复电路28输出的两个位元时钟信号66及68与B端口输入的前缘62及后缘64大略地同步。
由取样时钟电路22产生的取样时钟信号显示于J端口。当寄存器24收到一个取样时钟信号时，寄存器24会将从B端口输入的数字信号取样并将取样所得的数字取样信号存入寄存器24中。当寄存器30收到同样的取样时钟信号时，寄存器30也会将从C端口输入的数字信号取样并将取样所得的数字取样信号存入寄存器30中。所有寄存器24的D型触发器(未标示)皆电连接于位元判定电路26，其将决定储存在寄存器24内的一个已接收的数字信号的数值。当储存在寄存器24中数字取样信号超过一半是“1”时，在位元判定电路26中由D端口输出一个数字信号“1”，如编号70所示。位元判定电路26在D端口上所产生的数字信号输出大约比从B端口输入的数字信号慢半个周期。
寄存器30中所含的D型触发器数量与寄存器24相同，但是只有中间三个D型触发器与位元判定电路54相连，因此位元判定电路54的输出将由中间三个D型触发器内所存的数字取样信号来决定，而不是由全部D型触发器来决定。位元判定电路54之输出如H端口所示，两个同时与前缘62及后缘64一起产生的杂讯42及44会被忠实地在H端口上再转换成杂讯72及74。位元判定电路54在H端口上所产生的数字信号输出也大约比从C端口输入的数字信号慢半个周期。
D型触发器38及40的储存时间是被位元时钟回复电路28所产生的位元时钟信号所控制。由于F端口所示的每一个位元时钟信号大约与B端口及C端口输入的每一数字信号的起始点同步，而且和位元判定电路24及54从D端口及H端口输出的每一数字信号的中间点同步，因此被存入两个D型触发器的数字信号和从B端口及C端口输入的前一个数字信号完全相同。
举例来说，当位元时钟信号68出现时，两个数字信号“10”已经由B端口及C端口完全输入，而此时由D及H端口所产生的输出则分别地被存入D型触发器38及40中。在此一储存过程中，再生于H端口的杂讯72会被滤掉。同样的，当位元时钟信号76出现时，另外两个数字信号“00”在D端口及H端口所产生的输出会分别地被存入D型触发器38及40中，而在H端口再生的杂讯74也在此被滤掉。
由C端口输入的数字信号中所含的杂讯42及44以及其它杂讯之所以会被数字滤波系统52滤掉的原因是因为，可能被杂讯42及44影响到的数字信号的前缘及后缘部分所产生的数字取样信号，在存入D型触发器40时，都已被位元判定电路54忽略，位元判定电路54在此时仅依据该数字信号之中间部分所产生的三个数字取样信号来决定该已接收数字信号的电压电平。由位元时钟回复电路28产生的位元时钟信号是用来标定存入D型触发器40的时间点。位元判定电路54用来决定该已接收数字信号的电压电平所需要的数字取样信号的数量可随着一个数字信号中间部分的宽度而改变，这个中间部分是指该数字信号不会受到前缘及后缘的杂讯42及44所影响的部分。
权利要求
1.一种数字滤波系统，用来对一频移键控解调器所产生的第一及第二数字信号加以滤波，以产生第一及第二已滤波的数字信号，该频移键控解调器系用来将一四段频移键控信号解调变成该第一及第二数字信号，该系统包含有(1)一第一寄存器，用来将该第一数字信号记录成复数个数字取样信号；(2)一第一位元判定电路，用来依据储存于该第一寄存器的数字取样信号来产生一第一电压电平，若该第一电压电平与该第一数字信号之前一数字信号所产生的电压电平不同时，该第一位元判定电路会产生一脉冲信号；(3)一位元时钟回复电路，用来依据一预定的频率来产生一位元时钟信号，前述第一位元判定电路所产生的脉冲信号系用来将该位元时钟回复电路所产生的位元时钟信号加以同步；(4)一第一D型触发器，用来在该位元时钟信号出现时，将该第一位元判定电路所产生的第一电压电平加以储存，并依据该第一电压电平产生前述的第一已滤波数字信号；(5)一第二寄存器，用来将该第二数字信号记录成复数个数字取样信号；(6)一第二位元判定电路，用来依据储存于该第二寄存器的复数个预定的数字取样信号来产生一第二电压电平；以及(7)一第二D型触发器，用来在该位元时钟信号出现时，将该第二位元判定电路所产生的第二电压电平加以储存，并依据该第二电压电平产生前述的第二已滤波数字信号。
2.如权利要求1所述的数字滤波系统，其中，该第一及第二数字信号系被用来形成四个电平以代表四个不同频率的四段频移键控信号，该第一数字信号代表一电平的最高有效位元，而该第二数字信号代表一电平的最低有效位元。
3.如权利要求2所述的数字滤波系统，其中，该四个不同频率的四段频移键控信号，从低频到高频的电平为“00”，“01”，“11”及“10”。
4.如权利要求3所述的数字滤波系统，其中，当该频移键控信号从“00”变成“10”或从“10”变成“00”时，该解调器在该第二数字信号之前缘会产生一杂讯。
5.如权利要求4所述的数字滤波系统，其中，该第二位元判定电路所依据的用来产生该第二电压电平的复数个预定的数字取样信号，系属于储存于该第二寄存器的所有数字取样信号中，未受该杂讯影响的数字取样信号。
6.如权利要求1所述的数字滤波系统，其中，该第一位元判定电路系依据储存于该第一寄存器中的复数个数字取样信号中，占多数的电压电平来产生该第一电压电平。
7.如权利要求1所述的数字滤波系统，其中，该第二位元判定电路系依据储存于该第二寄存器中的复数个预定的数字取样信号中，占多数的电压电平来产生该第二电压电平。
8.如权利要求1所述的数字滤波系统，其中，另包含有一取样时钟电路用来产生一预设频率的取样时钟信号，该第一及第二寄存器中系依据该取样时钟电路所产生的取样时钟信号来对该第一及第二数字信号取样并将其循序储存。
全文摘要
一种数字滤波系统,包含第一寄存器,将第一数字信号记录;第一位元判定电路,依据第一数字取样信号产生第一电压电平,若该电平不同于第一数字信号前的一数字信号产生的电压电平时,产生脉冲信号;位元时钟回复电路,产生位元时钟信号;第一D型触发器,产生第一已滤波数字信号;第二寄存器将第二数字信号记录;第二位元判定电路,产生第二电压电平;以及第二D型触发器,产生第二已滤波数字信号。
文档编号H04L25/06GK1193860SQ9712000
公开日1998年9月23日 申请日期1997年9月29日 优先权日1997年3月18日
发明者陈长安, 谢炳义 申请人:劲杰科技股份有限公司