Cmos全数字bpsk调制脉冲无线电超宽带发射机的制作方法
【技术领域】
[0001]本发明涉及超宽带技术领域，具体涉及一种CMOS全数字BPSK调制脉冲无线电超宽带发射机。
【背景技术】
[0002]自从 2002 年美国联邦通信委员会(Federal Communicat1ns Commiss1n, FCC)颁布超宽带(Ultra-Wideband，UffB)的频谱规范，并将3。IGHz?10。6GHz频段作为民用超宽带设备的免授权频段以来，超宽带通信技术以其系统结构简单、传输速率高、功耗低等特点受到了无线个域网、无线传感器网络、生物医学等领域的应用研宄及关注。
[0003]当前超宽带通信系统可分为三类:直接序列扩谱(DS-SS)，多带正交频分复用(MB-OFDM)，脉冲无线电(IR)。其中IR-UWB (脉冲无线电超宽带)技术主要是利用一系列极窄脉冲作为信息的载体进行数据传输，无需任何载波信号，且窄脉冲信号可以直接或者经过缓冲器后由天线发射出去，因此相对于另外两种方式而言，其系统及电路结构更加简单，功耗及成本更低。当前已有不少文献对IR-UWB发射机进行研宄，这些IR-UWB发射机主要采用以下方案实现:方案一是先采用数字电路延迟得到一个窄脉冲，窄脉冲经过整形网络后，频谱被搬移到所需频段，这种方案需要用到大量的电容、电感以及电阻器件、因此芯片面积和成本较大；第二种方案是先利用数字电路的延迟产生若干个窄脉冲，再把这些窄脉冲合成一个频谱满足要求的脉冲波形，这种方案对波形合成部分的要求非常严格，脉冲合成的时间稍有偏差则得到的波形就会完全失真；此外还有一种方案是利用雪崩二极管的阶跃恢复特性得到所需的窄脉冲信号，这种方案因其采用的雪崩二极管器件的工艺与标准的CMOS工艺不兼容，所以非常不适合进行CMOS芯片集成。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种CMOS全数字BPSK调制脉冲无线电超宽带发射机，其用于解决IR-UWB通信系统中无线发射信号的产生，满足UWB的频谱要求，且脉冲信号工作在3-5GHz频段内。
[0005]为解决上述问题，本发明是通过以下技术方案实现的:
[0006]CMOS全数字BPSK调制脉冲无线电超宽带发射机，由BPSK调制模块、延时生成模块、脉冲序列产生模块和天线构成；延时生成模块包括2级及2级以上的延时生成电路，脉冲序列产生模块包括2级及2级以上的脉冲序列产生电路，且每级延时生成电路对应一级脉冲序列产生电路；
[0007]BPSK调制模块将输入数字信号DATA和时钟信号CLK进行处理，产生满足BPSK调制要求的数字信号；
[0008]延时生成模块的每级延时生成电路利用反相器延时的特点，将BPSK调制模块输出的调制信号进行延迟，得到不同的延迟输出，用于控制对应的脉冲序列产生电路，使其生成等时间宽度的脉冲单元；
[0009]脉冲序列产生模块的每级脉冲序列产生电路产生一个单脉冲信号，所有脉冲信号组合成一个脉冲序列作为输出信号输出经由天线发出。
[0010]上述方案中，延时生成模块包括3级延时生成电路，脉冲序列产生模块包括3级脉冲序列产生电路。
[0011 ] 上述方案中，所述BPSK调制模块由3个NMOS晶体管NMO、匪1、匪2，3个PMOS晶体管PMO、PMl、PM2和2个反相器INVO、INVl电路组成；NM0S晶体管NMO的栅极、PMOS晶体管PMl的栅极和反相器INVO的输入端相连后，形成BPSK调制模块的数字信号DATA输入端；NM0S晶体管NMO的栅极、PMOS晶体管PMl的栅极和反相器INVO的输入端相连后，形成BPSK调制模块的数字信号DATA输入端；NM0S晶体管NMO的漏极、PMOS晶体管PMO的源极和反相器INVl的输入端相连后形成时钟信号CLK输入端；反相器INVO的输出端、PMOS晶体管PMO的栅极、NMOS晶体管NMl的栅极、PMOS晶体管PM2的栅极和NMOS晶体管NM2的栅极相连；反相器INVl的输出端、NMOS晶体管匪1的漏极和PMOS晶体管PMl的源极相连；NMOS晶体管匪2的源极接低电平；PM0S晶体管PM2的源极接高电平；NM0S晶体管NMO的源极、PMOS晶体管PMO的漏极和NMOS晶体管匪2的漏极相连后，形成BPSK调制模块的输出信号Q的输出端；NM0S晶体管匪I的源极、PMOS晶体管PMl的漏极和PMOS晶体管PM2的漏极相连后，形成BPSK调制模块的输出信号QN的输出端。
[0012]上述方案中，每级延时生成电路由4个反相器INV2、INV3、INV4、INV5组成；反相器INV2和反相器INV3串接在BPSK调制模块的输出信号Q的输出端上；反相器INV2的输入端作为本级延时生成电路的Q侧输入端，同时形成本级延时生成电路的延时信号A的输出端；反相器INV2的输出端与反相器INV3的输入端相连，形成本级延时生成电路的延时信号B的输出端；反相器INV3的输出端作为本级延时生成电路的Q侧输出端，同时形成本级延时生成电路的延时信号C的输出端；第一级延时生成电路的Q侧输入端与BPSK调制模块的输出信号Q的输出端相连，第二级延时生成电路的Q侧输入端与第一级延时生成电路的Q侧输出端相连，第三级延时生成电路的Q侧输入端与第二级延时生成电路的Q侧输出端相连；反相器INV4和反相器IN5串接在输出信号QN的输出端上；反相器INV4的输入端作为本级延时生成电路的QN侧输入端，同时形成本级延时生成电路的延时信号a的输出端；反相器INV4的输出端与反相器INV5的输入端相连，形成本级延时生成电路的延时信号b的输出端；反相器INV5的输出端作为本级延时生成电路的QN侧输出端，同时形成本级延时生成电路的延时信号c的输出端；第一级延时生成电路的QN侧输入端与BPSK调制模块的输出信号QN的输出端相连，第二级延时生成电路的QN侧输入端与第一级延时生成电路的QN侧输出端相连，第三级延时生成电路的QN侧输入端与第二级延时生成电路的QN侧输出端相连。
[0013]上述方案中，每级单脉冲生成电路由PMOS晶体管PM3、PM4、PM5、PM6和NMOS晶体管NM3、NM4和NM5、NM6组成；PM0S晶体管PM4的栅极连接所对应延时生成电路的延时信号A的输出端；PM0S晶体管PM4的源极连接PMOS晶体管PM3的漏极；PM0S晶体管PM3的源极接高电平；NM0S晶体管NM3的栅极连接所对应延时生成电路的延时信号a的输出端；NM0S晶体管NM3的源极连接NMOS晶体管NM4的漏极；NM0S晶体管NM4的源极接低电平；PM0S晶体管PM3的栅极和NMOS晶体管NM5的栅极连接所对应延时生成电路的延时信号B的输出端；PM0S晶体管PM6的栅极和NMOS晶体管NM4的栅极连接所对应延时生成电路的延时信号b的输出端；PMOS晶体管PM6的源极连接PMOS晶体管PM5的漏极；PM0S晶体管PM5的源极接高电平；PM0S晶体管PM5的栅极连接所对应延时生成电路的延时信号c的输出端；NM0S晶体管NM5的源极连接NMOS晶体管NM6的漏极；NM0S晶体管NM6的源极接低电平；NM0S晶体管NM6的栅极连接所对应延时生成电路的延时信号C的输出端；PM0S晶体管PM4的漏极、NMOS晶体管匪3的漏极、PMOS晶体管PM6的漏极和NMOS晶体管匪5的漏极相连后，形成本级单脉冲生成电路的输出信号PG_0UT的输出端。
[0014]上述方案中，所述脉冲序列产生模块和天线之间串接有一缓冲电路。
[0015]与现有技术相比，本发明主要是由BPSK调制模块、延时生成模块和脉冲序列产生模块三部分构成。数字信号与时钟信号经过BPSK调制模块的处理，产生满足需要的BPSK数字调制信号。BPSK调制模块产生的数字调制信号直接送到后级的延时生成模块产生所需的延时信号，用于驱动脉冲产生电路来产生所需脉冲宽度的脉冲序列。本发明UWB脉冲发射机产生的脉冲序列频带宽度为3-5GHZ，脉冲生成电路控制信号少，避免了传统电路中容易产生时序紊乱的问题，且电路功耗低、结构简单、芯片面积小，有利于芯片集成，降低成本，且有利于提高IR-UWB发射机性能。
【附图说明】
[0016]图1是本发明CMOS全数字BPSK调制IR-UWB发射机的系统结构图。
[0017]图2是本发明中BPSK调制模块结构图。
[0018]图3 (a)是本发明中BPSK调制模块在输出信号Q的输出端一侧的各个延时信号点的波形图。
[0019]图3 (b)是本发明中BPSK调制模块在输出信号QN的输出端一侧的各个延时信号点的波形图。
[0020]图4(a)是本发明中单脉冲生成电路在DATA = I状态下的工作流程图。
[0021]图4(b)是本发明中单脉冲生成电路在DATA = O状态下的工作流程图。
[0022]图5是本发明中反相器结构图。
【具体实施方式】
[0023]下