面结合附图对本发明做进一步描述:
[0024]一种CMOS全数字BPSK调制脉冲无线电超宽带发射机，如图1所示，主要由BPSK调制模块、延时生成模块、脉冲序列产生模块、反相器和天线构成。
[0025]BPSK调制模块，如图2所示，由3个NMOS晶体管ΝΜ0、匪1、匪2，3个PMOS晶体管PMO、PMU PM2和2个反相器INVO、INVl电路组成。NMOS晶体管NMO的栅极、PMOS晶体管PMl的栅极和反相器INVO的输入端相连后，形成BPSK调制模块的数字信号DATA输入端。NMOS晶体管NMO的栅极、PMOS晶体管PMl的栅极和反相器INVO的输入端相连后，形成BPSK调制模块的数字信号DATA输入端。NMOS晶体管NMO的漏极、PMOS晶体管PMO的源极和反相器INVl的输入端相连后形成时钟信号CLK输入端。反相器INVO的输出端、PMOS晶体管PMO的栅极、NMOS晶体管NMl的栅极、PMOS晶体管PM2的栅极和NMOS晶体管NM2的栅极相连。反相器INVl的输出端、NMOS晶体管匪I的漏极和PMOS晶体管PMl的源极相连。NMOS晶体管匪2的源极接低电平。PMOS晶体管PM2的源极接高电平。NMOS晶体管NMO的源极、PMOS晶体管PMO的漏极和NMOS晶体管匪2的漏极相连后，形成BPSK调制模块的输出信号Q的输出端。NMOS晶体管NMl的源极、PMOS晶体管PMl的漏极和PMOS晶体管PM2的漏极相连后，形成BPSK调制模块的输出信号QN的输出端。
[0026]BPSK调制模块的主要功能是将输入数字信号DATA和时钟信号CLK进行处理，产生满足BPSK调制要求的数字信号。即当数字信号DATA为高电平“I”时，输出信号Q为时钟信号CLK，控制后级电路产生正相的脉冲序列；当数字信号DATA为低电平“O”时，输出信号QN为负时钟信号”-CLK”，控制后级电路产生负相的脉冲序列。图3 (a)是本发明中BPSK调制模块在输出信号Q的输出端一侧的各个延时信号点的波形图。图3(b)是本发明中BPSK调制模块在输出信号QN的输出端一侧的各个延时信号点的波形图。
[0027]BPSK调制模块的工作过程是:
[0028]当DATA为高电平“I”时，NMOS晶体管NMO和PMOS晶体管PM0、PM2处于导通状态，而NMOS晶体管匪1、匪2和PMOS晶体管PMl处于不导通状态，于是时钟信号CLK可以通过NMO和PMO并联组成的电路网络，输出信号Q等于CLK信号。而输出信号QN被直流电压拉高成高电平” I”。
[0029]当DATA为低电平“O”时，NMOS晶体管NMO和PMOS晶体管PM0、PM2处于不导通状态，而NMOS晶体管匪1、匪2和PMOS晶体管PMl处于导通状态，于是输出信号QN等于负时钟信号“-CLK”，而输出信号Q被连通到地信号“O”。
[0030]可见，在数据数字信号为“I”时，有正相时钟信号输出，数据数字信号为“O”时，有负相时钟信号输出，满足BPSK调制模式要求。
[0031]延时生成模块，如图1所示，由三级延时生成电路串联组成。每级延时生成电路包括4个反相器INV2、INV3、INV4、INV5。反相器INV2和反相器INV3串接在BPSK调制模块的输出信号Q的输出端上。反相器INV2的输入端作为本级延时生成电路的Q侧输入端，同时形成本级延时生成电路的延时信号A的输出端。反相器INV2的输出端与反相器INV3的输入端相连，形成本级延时生成电路的延时信号B的输出端。反相器INV3的输出端作为本级延时生成电路的Q侧输出端，同时形成本级延时生成电路的延时信号C的输出端。第一级延时生成电路的Q侧输入端与BPSK调制模块的输出信号Q的输出端相连，第二级延时生成电路的Q侧输入端与第一级延时生成电路的Q侧输出端相连，第三级延时生成电路的Q侧输入端与第二级延时生成电路的Q侧输出端相连。反相器INV4和反相器IN5串接在输出信号QN的输出端上。反相器INV4的输入端作为本级延时生成电路的QN侧输入端，同时形成本级延时生成电路的延时信号a的输出端。反相器INV4的输出端与反相器INV5的输入端相连，形成本级延时生成电路的延时信号b的输出端。反相器INV5的输出端作为本级延时生成电路的QN侧输出端，同时形成本级延时生成电路的延时信号c的输出端。第一级延时生成电路的QN侧输入端与BPSK调制模块的输出信号QN的输出端相连，第二级延时生成电路的QN侧输入端与第一级延时生成电路的QN侧输出端相连，第三级延时生成电路的QN侧输入端与第二级延时生成电路的QN侧输出端相连。
[0032]延时生成模块的主要功能是采用反相器延时的特点，将BPSK调制模块输出的调制信号进行延迟，得到不同的延迟输出，用于控制对应的单脉冲生成电路，使其生成等时间宽度的脉冲单元。调节反相器的内部CMOS晶体管的宽长比来调节反相器的反相延时时间。反相器的结构相同，如图5所示，每个反相器均由PMOS晶体管PM7和NMOS晶体管匪7组成。其中PMOS晶体管PM7的栅极和NMOS晶体管匪7的栅极相连后，形成反相器的输入端。PMOS晶体管PM7的源极接高电平，NMOS晶体管匪7的源极接低电平。PMOS晶体管PM7的漏极和NMOS晶体管匪7的漏极相连后，形成反相器的输出端。通过调节所有延时生成电路中晶体管PM7和NM7的宽长比来调节反相器的反相延时时间。
[0033]脉冲序列产生模块，如图1所示，由三级单脉冲生成电路(PG-cell)串联组成。每一级单脉冲生成电路对应一级延时生成电路。每个单脉冲生成电路，如图3(a)和3(b)所示，均由 PMOS 晶体管 PM3、PM4、PM5、PM6 和 NMOS 晶体管 NM3、NM4 和 NM5、NM6 组成。PMOS 晶体管PM4的栅极连接所对应延时生成电路的延时信号A的输出端。PMOS晶体管PM4的源极连接PMOS晶体管PM3的漏极。PMOS晶体管PM3的源极接高电平。NMOS晶体管NM3的栅极连接所对应延时生成电路的延时信号a的输出端。NMOS晶体管匪3的源极连接NMOS晶体管NM4的漏极。NMOS晶体管NM4的源极接低电平。PMOS晶体管PM3的栅极和NMOS晶体管NM5的栅极连接所对应延时生成电路的延时信号B的输出端。PMOS晶体管PM6的栅极和NMOS晶体管NM4的栅极连接所对应延时生成电路的延时信号b的输出端。PMOS晶体管PM6的源极连接PMOS晶体管PM5的漏极。PMOS晶体管PM5的源极接高电平。PMOS晶体管PM5的栅极连接所对应延时生成电路的延时信号c的输出端。NMOS晶体管匪5的源极连接NMOS晶体管NM6的漏极。NMOS晶体管NM6的源极接低电平。NMOS晶体管NM6的栅极连接所对应延时生成电路的延时信号C的输出端。PMOS晶体管PM4的漏极、NMOS晶体管NM3的漏极、PMOS晶体管PM6的漏极和NMOS晶体管NM5的漏极相连后，形成本级单脉冲生成电路的输出信号PG_0UT的输出端。
[0034]脉冲序列产生模块的每一级单脉冲生成电路对应一级延时生成电路。每一级产生一个单脉冲信号，三级脉冲信号组合成一个脉冲序列作为输出信号经由天线发出。通过调节每级单脉冲生成电路中晶体管的宽长比来调节所形成单脉冲信号的幅度，三级单脉冲信号组合成一种具有较好的频谱特性伪高斯脉冲信号。
[0035]脉冲序列产生模块的工作过程是:
[0036]当DATA为高电平“I”时，输出信号Q为CLK信号，在延时生成电路的反相器组上得到不同的延迟，且输出信号QN为高电平“ 1”，a = “ I ”，b = “O”，c = “ I ”。设初始状态为A = “ I ”，B = “0”，C = “ I ”。NMOS 晶体管 NM3，NM6 和 PMOS 晶体管 PM6，PM6 导通，NMOS 晶体管NM4，NM5和PMOS晶体管PM4，PM5截止，输出信号PG_0UT为恒定电压值。如4 (a)所示，tl时刻，A点信号从高电平“I”变成低电平“0”，而因为反相延时的原因，此时B点信号依然为低电平“0”，在A = B =“0”的情况下，PMOS晶体管PM3和PM4都导通，而NMOS晶体管NM5依然处在截止状态，所以输出信号PG_0UT被连通到高电平直流电压信号，电压值被拉高。t2时刻，延迟时间过结束，B点信号从“O”变成“1”，PMOS晶体管PM3截止，输出信号电压停止被拉高。当B点信号变成高电平“I”时，因为反相器延时原因，C点电压依然时高电平“1”，所以NMOS晶体管匪5、NM6都导通。输出信号PG_0UT被连通到信号地(低电平“O”)，电压值被拉低。t3时刻，反相器延迟时间结束后，C点信号变成低电平“O”。NMOS晶体管NM6截止，输出信号电压停止被拉低。在tl-t3这一个时间周期的变化中，输出信号上形成了一个小的正相单脉冲信号。而在连续的时间内，三个PG-cell将会生成三组等时间宽的过零点正相单脉冲信号。图4(a)是本发明中单脉冲生成电路在DATA= I状态下的工作流程图。
[0037]当D