一种高速串行芯片误码率测试系统及实现方法
【技术领域】
[0001] 本发明属于航天遥感器技术领域，特别是涉及应用于航天相机电子学中的一种高 速串行芯片误码率测试系统及实现方法。
【背景技术】
[0002] 目前在许多成像系统和高速数据处理系统中，数据量很大，对系统的数据传输有 很高的要求。尤其在应用CCD/CMOS高速图像传感器进行图像采集的系统中，往往要求数据 传输速率高、传输通道多。高速串行芯片为超高速、双向、点对点传输芯片。芯片可实现数据 的高速并串/串并转换。高速串行芯片采用高速串行差分的方式进行传输，其作为高速串 行传输的核心器件之一得到了广泛使用，其最高串口传输频率可达到I. 6Gbps至2. 7Gbps。
[0003] 在使用高速串行芯片的数据传输系统中，都需要测试系统的误码性能。误码率是 评判性能的主要标准。因此，实时误码率测试的实现对系统研发和性能测试非常重要。而 常见的误码率测试仪多数专用于测试各种标准高速信道，价格昂贵，操作复杂，而且在实际 测试中，需要在设计过程中针对误码率测试进行特殊的软硬件设计，不易与某些系统接口 适配，搭建测试平台复杂，给测试工作带来极大的不便。
【发明内容】
[0004] 本发明要解决的技术问题为：提供一种高速串行芯片误码率测试系统及实现方 法，解决传统方法对使用高速串行芯片的数据传输系统进行误码性能测试时，测试步骤复 杂、通用性差、测试通路有限、成本高等问题，提供一种高效、简便、通用性强的误码率测试 方法。
[0005] 本发明的技术方案为：
[0006] 一种高速串行芯片误码率测试系统，包括，被测板，载有待测试的高速串行芯片； 控制模块，与被测板连接，用于计时并完成系统误码率测试的中断控制；误码率测试模块， 与被测板连接，用于测试被测板的误码率；时钟锁相模块，连接控制模块、被测板和误码率 测试模块，用于接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供给被测板 和误码率测试模块；上位机，与误码率测试模块连接，用于设置测试模式并显示测试结果。
[0007] 进一步地，误码率测试模块包括：模式选择模块，接受上位机设置的测试模式，发 送给测试数据生成模块；测试数据生成模块，生成伪随机码作为测试数据，发送给数据发送 模块；数据发送模块，将生成的伪随机码转换为适用于高速串行芯片的格式发送到被测板， 由被测板的高速串行芯片处理；复位模块，将本板复位进行延迟处理，将延迟后的复位信号 提供给系统内的测试数据生成模块；多个单通道误码率测试模块，与被测板连接，每个单通 道误码率测试模块接收一个高速串行芯片通路的数据，完成该高速串行芯片通路误码率的 测试；结果处理模块，连接单通道误码率测试模块，用于接收数据，统计出所有高速串行芯 片通路的误码率值，将测试结果输出给上位机。
[0008] 进一步地，单通道误码率测试模块包括，数据接收模块，将接收到的高速串行芯片 格式的串行信号转换为并行数据；数据缓存模块，接受并行数据，完成数据的时钟域过度和 数据存储；校对模块，包括16个单Bit数据校对模块和统计模块，用于接收数据缓存模块的 数据，由单Bit数据校对模块完成每Bit数据的误码率测试，统计模块完成每个高速串行芯 片通路16个Bit数据测试结果的统计，并发往结果处理模块。
[0009] 进一步地，上位机设置的测试模式包括无同步模式和接收外同步工作模式，无同 步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步 工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信 号。
[0010] 根据本发明的另一方面，提供一种高速串行芯片误码率测试实现方法，基于上述 的高速串行芯片误码率测试系统，包括，S1，将装载有待测试的高速串行芯片的被测板与控 制模块、误码率测试模块和时钟锁相模块连接；S2,上位机设置测试模式，设定测试时钟频 率、个数及测试时间，确定被测板中需测试的高速串行芯片通路的数量，对误码率测试模块 进行设定；S3,时钟锁相模块接收控制模块传来的控制命令，生成所需的各频率测试时钟， 提供给被测板和误码率测试模块；S4,误码率测试模块接收被测板发来的高速串行芯片格 式的数据，进行误码率测试；S5,控制模块计时并完成系统误码率测试的中断控制；S6,将 测试结果发回上位机。
[0011] 进一步地，步骤S4之前包括，Sll，上位机控制模式选择模块，模式选择模块设置 测试模式为无同步模式或接收外同步工作模式；S12,复位模块将本板复位进行延迟处理， 将延迟后的复位信号提供给系统内的测试数据生成模块；S13,测试数据生成模块根据模式 选择模块的控制生成相应模式下的测试数据；S14,数据发送模块将生成的测试数据按照高 速串行芯片格式发送给被测板；S15,被测板接收测试数据，经过内部逻辑后，将数据返回给 误码率测试模块。
[0012] 进一步地，步骤S4包括，S41，误码率测试模块中的数据接收模块接收高速串行芯 片格式的数据，完成数据的串并转换；S42,数据缓存模块完成数据本地存储；S43,缓存后 的数据送入校对模块进行误码率测试；S44,校对模块将测试结果传送给结果处理模块；
[0013] 进一步地，步骤S6包括，结果处理模块将时钟情况下的误码率测试结果传送给上 位机并显示。
[0014] 进一步地，上位机设置的测试模式包括无同步模式和接收外同步工作模式，无同 步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收外同步 工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的测试信 号。
[0015] 进一步地，包括，S7,控制模块控制时钟锁相模块依次生成需测试的各频率时钟， 重复步骤S1-S6,完成不同时钟频率下的误码率测试；S8,测试出误码率满足要求的情况下 的时钟频率极限值，完成对被测板高速串行芯片通路接收误码率的功能测试。
[0016] 本发明与现有技术相比的优点在于：
[0017] (1)本发明简单易用，通用性好，可以提高高速串行芯片数据传输系统的误码率测 试效率；
[0018] (2)本发明可以灵活应用于使用高速串行芯片的多种通讯系统中，方便根据被测 板的高速串行芯片通路数量和传输方式进行调整；
[0019] (3)本发明可以测量不同时钟频率下的高速串行芯片误码率情况；
[0020] (4)本发明可以同时测量N路高速串行芯片的传输误码率，突破了误码仪路数限 制，提高了测试效率；
[0021] (5)本发明轻便、成本较低，不再需要数据发送板、误码仪等多台仪器，单板即可完 成测试；
[0022] (6)本发明有两种工作方式，便于模拟真实情况；
[0023] (7)本发明大大减少了研发过程中对外部测试仪器的依赖，加快测试速度。此外， 本发明扩展性好，容易根据需求构成一个功能更多的误码测试系统。
【附图说明】
[0024]图1为本发明高速串行芯片误码率测试系统的系统结构框图；
[0025] 图2为本发明高速串行芯片误码率测试系统中误码率测试模块的信号接口图；
[0026] 图3为本发明高速串行芯片误码率测试系统的工作流程图；
[0027]图4为本发明高速串行芯片误码率测试系统中校对模块的结构