图；
[0028] 图5为本发明高速串行芯片误码率测试系统中高速串行芯片接口的时序图。
【具体实施方式】
[0029]随着大规模集成电路的迅速发展，FPGA在保持其集成度高，体积小，功耗低，性价 比高特性的同时，开始能够实现越来越复杂设计功能.并日益广泛地应用于成像系统的设 计实现。
[0030] 本发明提出的基于FPGA的高速串行芯片误码测试系统，将误码测试功能集中在 FPGA内部实现，具有成本低，灵活度高的优点，不仅提高了系统集成，而且减少了硬件和软 件的复杂程度。
[0031] 本发明的一种高速串行芯片误码率测试系统，包括上位机、误码率测试模块、时钟 锁相模块、控制模块以及被测板，其中：误码率测试模块包括模式选择模块、复位模块、测试 数据生成模块、数据发送模块、单通道误码率测试模块和结果处理模块；单通道误码率测试 模块包括数据接收模块、数据缓存模块和校对模块。其中：
[0032] 时钟锁相模块：接收控制模块传来的控制命令，生成所需的各频率测试时钟，提供 给被测板和误码率测试模块。
[0033] 控制模块：计时，完成系统误码率测试的中断控制。
[0034] 模式选择模块：本测试系统包括两种测试模式：无同步模式和接收外同步工作模 式。无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据；接收 外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况中的 测试信号。
[0035] 复位模块：将本板复位进行延迟处理，将延迟后的复位信号提供给系统内的测试 数据生成模块，以保证接收高速串行芯片和发送高速串行芯片均配置完成后，再发送测试 数据，保证测试系统的稳定性。接收高速串行芯片和发送高速串行芯片均设置在被测板上， 一个接收信号，一个发送信号。
[0036] 测试数据生成模块：生成伪随机码作为测试数据。使用基于线性反馈位移寄存器 的16阶PRBS(Pseudo-Random Binary Sequence)伪随机序列作为测试数据，新的Ibit数据 由提前其16位和15位的两个数据异或得到，并以此类推。测试数据的数据位宽为16bit， 每bit数据为16阶PRBS码。
[0037] 数据发送模块：将生成的伪随机码转换为高速串行芯片的格式进行发送。
[0038] 误码率测试模块：向被测板发送测试数据，接收被测板返回的数据，误码率计算 后，将测试结果传输给上位机显示。
[0039] 单通道误码率测试模块：接收一个高速串行芯片通路的数据，完成该通路误码率 的测试。其例化个数根据测试需要进行确定。其中：
[0040] 1)数据接收模块：将接收到的高速串行芯片格式的串行信号转换为并行数据；
[0041] 2)数据缓存模块：完成数据的时钟域过度和数据存储；
[0042] 3)校对模块：包括16个单Bit数据校对模块和统计模块。Bit数据校对模块完成 每Bit数据的误码率测试，统计模块完成每个高速串行芯片通路16个Bit数据测试结果的 统计。根据测试数据生成规律进行检测校对。
[0043] 本发明的高速串行芯片误码率测试方法，实现步骤如下：
[0044] (1)上位机控制模式选择模块，设置测试模式为无同步模式或接收外同步工作模 式；
[0045] (2)设定测试时钟频率、个数及测试时间，确定被测板中需测试的高速串行芯片通 路的数量，对误码率测试模块进行设定；
[0046] (3)复位模块对本地复位进行延时处理，将生成的延迟复位提供给测试数据生成 丰吴块；
[0047] (4)时钟锁相模块生成时钟1，提供给被测板和误码率测试模块；
[0048] (5)测试数据生成模块根据模式选择模块的控制生成相应模式下的测试数据；
[0049] (6)数据发送模块将生成的测试数据按照高速串行芯片格式发送给被测板；
[0050] (7)被测板接收测试数据，经过内部逻辑后，将数据返回给误码率测试模块；
[0051] (8)误码率测试模块中的数据接收模块接收高速串行芯片格式的数据，完成数据 的串并转换；
[0052] (9)数据缓存模块完成数据本地存储；
[0053](10)缓存后的数据送入校对模块进行误码率测试；
[0054] (11)各高速串行芯片通路将各自测试结果传送给结果处理模块；
[0055] (12)控制模块对时钟1下的误码率测试进程计时，达到要求测试时间后，中断测 试进程；
[0056] (13)结果处理模块将时钟1情况下的误码率测试结果传送给上位机并显示；
[0057] (14)控制模块控制时钟锁相模块生成时钟2,重复步骤⑶到（13)，完成时钟2情 况下的误码率测试；
[0058] (15)时钟锁相模块依次生成需测试的各频率时钟，完成不同时钟频率下的误码率 测试；
[0059] (16)测试出误码率满足要求的情况下的时钟频率极限值，完成对被测板高速串行 芯片通路接收误码率的功能测试。
[0060] 图1所示的为本发明高速串行芯片误码率测试系统的系统结构框图，包括上位 机、误码率测试模块、时钟锁相模块、控制模块以及被测板。本发明在具体实施中，测试程序 和被测板程序在两个FPGA中实现。按照如图2所示的误码率测试模块的信号接口图将被 测板与测试系统进行连接。
[0061] 如图3误码率测试系统的工作流程图所示，首先系统加电，然后对测试模式进行 选择：无同步模式下，模式选择模块控制测试数据生成模块生成连续不间断的测试数据； 接收外同步工作模式下，测试数据生成模块根据同步信号生成间断性的、更符合实际情况 中的测试信号。
[0062] 设定各参数，包括：误码率测试模块中被测高速串行芯片的通路数，控制模块中的 测试时间长度及测试时钟个数，时钟锁相模块需要生成的各时钟频率。
[0063] 所有参数设定完毕后，复位模块对系统复位信号进行延时及双采样处理。然后生 成第一个测试时钟，提供给各模块。
[0064] 下面生成测试数据，本发明中使用PRBS序列作为测试数据。PRBS序列是最常用的 一种伪随机序列，基于线性反馈位移寄存器（LFSR)产生。PRBS序列通常用n阶LFSR，即可 产生周期为2 n-l的串行PRBS。各阶PRBS对应多项式f(x)，用来描述线性反馈移位寄存器 的反馈连接状态。
[0066] 其中，Ci= 1表示该移位寄存器参与反馈，c i= 0表示该移位寄存器不参与反馈。 本发明中生成16阶PRBS码，其多项式为f (X) = l+x15+x16,多项式系数为Cci= c 15= c 16 = 1，其余系数为0。高速串行芯片的数据位宽为16bit，每bit数据为16阶PRBS码。由PRBS 码的生成原理可得，若
[0069] 其中a = k-16, b = k-15。即16阶的PRBS中，新的Ibit数据由提前其16位和 15位的两个数据异或得到，并以此类推。
[0070] 将生成的测试数据按照如图5所示的高速串行芯片接口时序，经发送模块传输给 被测板。
[0071] 误码率测试模块接收返回的数据进行误码率测试。其中，每一高速串行芯片通路 的数据都经过了接收、缓存和校对过程。校对模块的内部