块15的输入端连接。下行转发缓存模块13的输出端通过下行输出RS驱动模块8与下行输出RS485接口 2的输入端连接，下行输出RS485接口 2的输出端与下级采集站连接。8Β/10Β解码模块15的输出端依次通过本地命令缓存模块17和命令解析模块18与时钟模块19的输入端连接。时钟模块19的输出端通过下行多路开关11分别与下行输入RS驱动模块7和下行输出RS驱动模块8的输入端连接；时钟模块19的输出端通过上行多路开关12分别与上行输入RS驱动模块9和上行输出RS驱动模块10的输入端连接。
[0022]上行输入RS485接口 3的输出端通过上行输入RS驱动模块9与上行转发缓存模块14的输入端连接，上行转发缓存模块14的输出端通过上行输出RS驱动模块10与上行输出RS485接口 4的输入端连接。A/D变换芯片6的输出端通过ADC输出驱动模块20与本地数据缓存模块21的输入端连接，本地数据缓存模块21的输出端依次通过8B/10B编码模块16和上行输出RS驱动模块10与上行输出RS485接口 4的输入端连接，上行输出RS485接口 4的输出端与上级采集站连接。
[0023]本实用新型的工作原理:
[0024]S1、系统上电时，下行命令传输通道和上行数据传输通道均处于低速率模式，等待系统发送通道判定命令；通道判定后，下行命令传输通道仍为低速率模式，负责用户配置命令的下发，上行数据传输通道进入高速率模式，负责采集数据的上传。
[0025]S2、用户配置命令通过下行命令传输通道的下行输入RS485接口 I到达下行输入RS驱动模块7，下行输入RS驱动模块7负责命令流的解码，将10-bit命令从命令流中正常解出，并将解出后的10-bit命令递交给8B/10B解码模块15，8B/10B解码模块15负责10-bit命令到8-bit命令的转换，8B/10B解码模块15与8B/10B编码模块16是对应的，8B/10B编码是为了均衡命令流(以及数据流)中0、1的数目，使O和I的数量基本相同，避免长时间O或者长时间I造成传输线的基线漂移从而对数据产生影响。8B/10B解码后得到的原始命令送给本地命令缓存模块17进行缓存。
[0026]S3、命令解析模块I8对本地命令缓存模块17缓存的命令进行解析，当解析到低功耗命令时，通知时钟模块19将上行输入RS驱动模块9和上行输出RS驱动模块10的驱动时钟由高速更改为低速，使上行数据传输通道进入低速率模式；当解析到脱离低功耗命令时，通知时钟模块19将上行输入RS驱动模块9和上行输出RS驱动模块10的驱动时钟由低速更改为高速，使上行数据传输通道再次进入高速率模式。
[0027]S4、用户配置命令经过下行输入RS驱动模块7后一方面送达8B/10B解码模块15，同时复制一份送达下行转发缓存模块13，经由下行输出RS驱动模块8和下行输出RS485接口 2转发给下级采集站，完成命令的逐级下发。
[0028]S5、对于上行数据传输通道而言，下级采集站发送过来的数据经由上行输入RS485接口 3和上行输入RS驱动模块9到达上行转发缓存模块14，再经由上行输出RS驱动模块10和上行输出RS485接口 4转发给上级采集站。本地数据缓存模块21对本地ADC变换得到的数据进行缓存，并发送给8B/10B编码模块16。8B/10B编码模块16将8_bit数据转换成10-bit数据，并发送给上行输出RS驱动模块10 ;上行输出RS驱动模块10按照特定RS485帧协议构建本地帧，并通过上行输出RS485接口 4发送给上级采集站，完成数据的逐级上传。
[0029]由上述可知，每个采集站中实现为两路RS485传输通道，其中一路作为上行数据传输通道，另一路作为下行命令传输通道，两路RS485传输通道采用不同的传输速率以节省功耗，驱动逻辑中设计了两套时钟驱动频率，可动态切换调整RS485驱动时钟频率，从而达到动态调整RS485传输速率的目的。具体实现中，采用FPGA直接驱动RS485芯片，由FPGA内部实现RS485驱动逻辑以及实现高速率所必须的8B/10B编码模块，此外为了实现高低速率的切换，FPGA内部实现时钟模块通过更改驱动时钟频率来更改RS485接口的传输速率。
[0030]为了实现RS485传输高速率，合理设计了传输协议，图2所示为本实用新型所使用的RS485帧协议结构，每帧由16-bit构成，1-bit起始位，10-bit数据位，1-bit停止位，4-bit冗余位，包括2-bit O和2_bit 1，其目的一方面保持每帧中标识数据的0、1比例相同，另一方面便于检测下一帧起始位，此外将每帧设计为16-bit便于时钟模块的设计。FPGA内部也采用了高效8B/10B编码，从而使得每帧结构中0、I比例均衡，避免长时间传输下产生基线漂移而增加误码率。
[0031]为了降低时钟偏移对误码的影响，RS485发送端和RS485接收端的驱动时钟是不同的，设计中，RS485接收端的驱动时钟为RS485发送端的驱动时钟的16倍(图1中的下行输入RS驱动模块7、上行输入RS驱动模块9可认为是RS485接收端，而下行输出RS驱动模块8、上行输出RS驱动模块10可认为是RS485发送端，下行输入RS驱动模块7的驱动时钟为下行输出RS驱动模块8的驱动时钟的16倍，上行输入RS驱动模块9的驱动时钟为上行输出RS驱动模块10的驱动时钟的16倍)。图3所示为RS485接收端时序，RS485接收端在RS485发送端每位的中心位置读取数据，增加数据接收的准确性。此时每帧尾部的连续2-bit I成为有效的帧间隔，对提高传输速率起了重要作用。
[0032]以上所述实施方式仅仅是对本实用新型的优选实施方式进行描述，并非对本实用新型的范围进行限定，在不脱离本实用新型设计精神的前提下，本领域普通技术人员对本实用新型的技术方案作出的各种变形和改进，均应落入本实用新型的权利要求书确定的保护范围内。
【主权项】
1.一种用于地球物理勘探的RS485高效长距离数据传输系统，其特征在于:包括设置在各个采集站内的下行输入RS485接口、下行输出RS485接口、上行输入RS485接口、上行输出RS485接口、FPGA和A/D变换芯片，所述下行输入RS485接口、下行输出RS485接口和FPGA构成下行命令传输通道，所述上行输入RS485接口、上行输出RS485接口和FPGA构成上行数据传输通道； 所述FPGA内设有下行输入RS驱动模块、下行输出RS驱动模块、上行输入RS驱动模块、上行输出RS驱动模块、下行多路开关、上行多路开关、下行转发缓存模块、上行转发缓存模块、8B/10B解码模块、8B/10B编码模块、本地命令缓存模块、命令解析模块、时钟模块、ADC输出驱动模块和本地数据缓存模块； 所述下行输入RS485接口的输出端通过下行输入RS驱动模块分别与下行转发缓存模块和8B/10B解码模块的输入端连接，所述下行转发缓存模块的输出端通过下行输出RS驱动模块与下行输出RS485接口的输入端连接，所述下行输出RS485接口的输出端与下级采集站连接，所述8B/10B解码模块的输出端通过本地命令缓存模块和命令解析模块与时钟模块的输入端连接，所述时钟模块的输出端通过下行多路开关分别与下行输入RS驱动模块和下行输出RS驱动模块的输入端连接，所述时钟模块的输出端通过上行多路开关分别与上行输入RS驱动模块和上行输出RS驱动模块的输入端连接； 所述上行输入RS485接口的输出端通过上行输入RS驱动模块与上行转发缓存模块的输入端连接，所述上行转发缓存模块的输出端通过上行输出RS驱动模块与上行输出RS485接口的输入端连接，所述A/D变换芯片的输出端通过ADC输出驱动模块与本地数据缓存模块的输入端连接，所述本地数据缓存模块的输出端通过8B/10B编码模块和上行输出RS驱动模块与上行输出RS485接口的输入端连接，所述上行输出RS485接口的输出端与上级采集站连接。
2.根据权利要求1所述的用于地球物理勘探的RS485高效长距离数据传输系统，其特征在于:所述下行输入RS485接口、下行输出RS485接口、上行输入RS485接口和上行输出RS485接口均选用SN65HVD78型芯片。
3.根据权利要求1所述的用于地球物理勘探的RS485高效长距离数据传输系统，其特征在于:所述FPGA选用Altera公司的Cyclone系列。
【专利摘要】本实用新型提供一种用于地球物理勘探的RS485高效长距离数据传输系统，包括设置在各个采集站内的下行输入RS485接口、下行输出RS485接口、上行输入RS485接口、上行输出RS485接口、FPGA和A/D变换芯片，所述下行输入RS485接口、下行输出RS485接口和FPGA构成下行命令传输通道，所述上行输入RS485接口、上行输出RS485接口和FPGA构成上行数据传输通道。本实用新型能够为地震勘探数据传输系统设计提供一种有效途径；同时利用RS485传输速率的可控性，为地震勘探仪器系统提供了一种有效的低功耗模式，可大大增加勘探仪器的野外待机时间，对提高野外作业效率具有重要意义。
【IPC分类】H04L1-00, H04L12-40
【公开号】CN204376934
【申请号】CN201520075008
【发明人】曹桂平, 陈静, 王映初, 杨阳
【申请人】合肥国为电子有限公司
【公开日】2015年6月3日
【申请日】2015年2月3日