基于双通道频率分集技术的信号处理器的制造方法
【技术领域】
[0001]本实用新型属于空中交通管制一次雷达领域，特别涉及一种基于双通道频率分集技术的信号处理器。
【背景技术】
[0002]目前的空中交通管制一次雷达领域中，多采用单通道频率分集技术，即在一个发射周期内发射一个窄、宽脉冲调频信号，窄脉冲则作为近区补盲脉冲，但是此方法对目标的盲速不具备检测能力，当目标的多普勒频移fd接近雷达脉冲重频时产生盲速效应，AMTD在频域上无法识别整数倍重频的动目标，只能辅助以脉组重频变换，提高第一盲速，改善盲速响应，但在波束宽度固定的情况下，脉组数越多对第一盲速改善越好，但脉组内脉冲积累数减少，不利于信号相干积累。
【实用新型内容】
[0003]本实用新型为了克服上述现有技术的不足，提供了一种结构紧凑、设计合理的信号处理器。
[0004]为实现上述目的，本实用新型采用了以下技术措施:
[0005]一种基于双通道频率分集技术的信号处理器，包括发射波形产生模块、双通道数字接收机模块以及双通道信号处理器模块，所述发射波形产生模块的信号输出端连接双通道数字接收机模块的信号输入端，所述双通道数字接收机模块的信号输出端连接双通道信号处理器模块的信号输入端。
[0006]本实用新型还可以通过以下技术措施进一步实现。
[0007]优选的，所述双通道数字接收机模块包括两个独立的接收通道，分别为第一接收通道和第二接收通道，所述第一接收通道和第二接收通道的信号输入端均连接频率分集发射激励信号波形经天馈系统输出的回波信号，第一接收通道和第二接收通道的信号输出端均连接双通道信号处理器模块的信号输入端。
[0008]优选的，所述双通道信号处理器模块包括时钟产生单元、信号处理单元、信号频率分集合成单元、存储器单元以及外设接口，所述时钟产生单元的信号输出端分别连接信号处理单元、信号频率分集合成单元、存储器单元的信号输入端，所述信号处理单元与信号频率分集合成单元之间双向通信连接，所述存储器单元分别与信号处理单元、信号频率分集合成单元之间双向通信连接，所述信号处理单元与外设接口之间双向通信连接，所述信号处理单元的信号输入端连接第一接收通道、第二接收通道的信号输出端。
[0009]优选的，所述信号处理单元包括如下组成部分:
[0010]第一 FPGA芯片，所述第一 FPGA芯片的信号输入端连接第一接收通道的信号输出端，所述第一 FPGA芯片的信号输入端分别连接时钟产生单元、信号频率分集合成单元的信号输出端，所述第一 FPGA芯片与存储器单元之间双向通信连接，所述第一 FPGA芯片还与信号频率分集合成单元之间通过地址数据总线双向通信连接，第一 FPGA芯片的信号输出端连接外设接口的信号输入端；
[0011]第二 FPGA芯片，所述第二 FPGA芯片的信号输入端连接第二接收通道的信号输出端，所述第二 FPGA芯片的信号输入端分别连接时钟产生单元、信号频率分集合成单元的信号输出端，所述第二 FPGA芯片分别与存储器单元、第一 FPGA芯片之间双向通信连接，第二FPGA芯片还与信号频率分集合成单元之间通过地址数据总线双向通信连接，所述第二FPGA芯片与外设接口之间双向通信连接。
[0012]优选的，所述存储器单元包括如下组成部分:
[0013]第一 SRAM、第二 SRAM，所述第一 SRAM、第二 SRAM分别与第一 FPGA芯片之间通过地址数据总线双向通信连接；
[0014]第三SRAM、第四SRAM，所述第三SRAM、第四SRAM分别与第二 FPGA芯片之间通过地址数据总线双向通信连接；
[0015]SDRAM存储器、FLASH存储器，所述SDRAM存储器的信号输入端连接时钟产生单元的信号输出端，所述SDRAM存储器、FLASH存储器均与信号频率分集合成单元、第一 FPGA芯片、第二 FPGA芯片之间通过地址数据总线双向通信连接。
[0016]进一步的，所述信号频率分集合成单元为DSP芯片，所述DSP芯片为美国AnalogDevices公司生产的TS2系列芯片。
[0017]进一步的，所述第一 FPGA芯片、第二 FPGA芯片的芯片型号均为美国ALTERA公司生产的EP4SGX360系列芯片。
[0018]本实用新型的有益效果在于:
[0019]I)、本实用新型包括发射波形产生模块、双通道数字接收机模块以及双通道信号处理器模块，所述发射波形产生模块的信号输出端连接双通道数字接收机模块的信号输入端，所述双通道数字接收机模块的信号输出端连接双通道信号处理器模块的信号输入端，采用双通道频率分集设计，当一路接收波形信号在信号处理器内陷入盲速区，另一路接收波形信号能够有效地跳出盲速区，提高检测概率，有效地解决盲速效应，而且本实用新型的结构紧凑、设计合理、数据处理速度快。
[0020]值得特别指出的是:本实用新型只保护由上述物理部件以及连接各个物理部件之间的线路所构成的装置或者物理平台，而不涉及其中的软件部分。
[0021]2)、所述双通道信号处理器模块包括两片型号为EP4SGX360的FPGA芯片，具有运算速度快、存储空间大的特点，使本实用新型的结构简单、通用性好、实时性强。
【附图说明】
[0022]图1为本实用新型的双通道信号处理器模块原理图；
[0023]图2为本实用新型的频率分集发射激励信号波形；
[0024]图3为本实用新型的第一接收波形信号；
[0025]图4为本实用新型的第二接收波形信号；
[0026]图5为本实用新型频率分集合成的信号处理流程图。
[0027]图中的附图标记含义如下:
[0028]10—时钟产生单元 20—信号处理单元21—第一 FPGA芯片
[0029]22—第二 FPGA芯片 30—信号频率分集合成单元
[0030]31—第一 SRAM32—第二 SRAM33—第三 SRAM
[0031]34—第四 SRAM35 — SDRAM 存储器36—FLASH 存储器
[0032]fl 一第一射频信号f2—第二射频信号f3—第三射频信号
[0033]f 4—第四射频信号
【具体实施方式】
[0034]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0035]本实用新型包括发射波形产生模块、双通道数字接收机模块以及双通道信号处理器模块，所述发射波形产生模块的信号输出端连接双通道数字接收机模块的信号输入端，所述双通道数字接收机模块的信号输出端连接双通道信号处理器模块的信号输入端。
[0036]所述双通道数字接收机模块包括两个独立的接收通道，分别为第一接收通道和第二接收通道，所述第一接收通道和第二接收通道的信号输入端均连接发射波形产生模块的信号输出端，信号输出端均连接双通道信号处理器模块的信号输入端。
[0037]如图1所示，所述双通道信号处理器模块包括时钟产生单元10、信号处理单元20、信号频率分集合成单元30、存储器单元以及外设接口，第一 FPGA芯片21、第二 FPGA芯片22组成信号处理单元20，第一 SRAM31、第二 SRAM32、第三SRAM33、第四SRAM34、SDRAM存储器35、FLASH存储器36组成存储器单元；
[0038]所述第一 FPGA芯片21，所述第一 FPGA芯片21用于接收第一接收波形信号，所述第一 FPGA芯片21的信号输入端分别连接时钟产生单元10、信号频率分集合成单元30的信号输出端，所述第一 FPGA芯片21与存储器单元之间双向通信连接，所述第一 FPGA芯片21还与信号频率分集合成单元30之间通过地址数据总线双向通信连接，其信号输出端连接外设接口的信号输入端；
[0039]所述第二 FPGA芯片22，所述第二 FPGA芯片22用于接收第二接收波形信号，所述第二 FPGA芯片22的信号输入端分别连接时钟产生单元10、信号频率分集合成单元30的信号输出端，所述第二 FPGA芯片22分别与存储器单元、第一 FPGA芯片21之间双向通信连接，第二 FPGA芯片22还与信号频率分集合成单元30之间通过32位地址、64位数据总线双向通信连接，所述第二 FPGA芯片22与外设接口之间通过PCI总线双向通信连接；
[0040]所述第一 SRAM31、第二 SRAM32，所述第一 SRAM31、第二 SRAM32均用于存储来自第一 FPGA芯片21的数据地址信息，并分别与第一 FPGA芯片21之间通过21位地址、36位数据总线双向通信连接；所述第三SRAM33、第四SRAM34，所述第三SRAM33、第四SRAM34均用于存储来自第二 FPGA芯片22的数据地址信息，并分别与第二 FPGA芯片22之间通过21位地址、36位数据总线双向通信连接；所述SDRAM存储器35、FLASH存储器36，所述SDRAM存储器35的信号输入端连接时钟产生单元10的信号输出端，所述SDRAM存储器35、FLASH存储器36均与信号频率分集合成单元30、第一 FPGA芯片21、第二 FPGA芯片22之间通过32位地址、64位数据总线双向通信连接。
[0041]所述信号频率分集合成单