专利名称：光传送装置及集成电路装置的制作方法
技术领域：
本发明涉及光传送装置及集成电路装置，更详细地讲，涉及具有包括多个光调制器的光调制部、或将从外部光传送线路接收到的多值调制光信号转换为电气的多个高速串行数字信号串并输出的光解调部的光传送装置以及在该光传送装置中采用的集成电路装置。
背景技术：
近年来，因多路复用波长数的增加和光信号调制速度的高速化，用一根光纤可传送的信息量(传送容量)逐渐增大。但是，光纤的传送容量在大致10Tbit/s(万亿比特/秒)下感觉达到了界限，这几年持续停滞。其理由是在光传送中可使用的波段受光纤放大器的波段(将C、L、S段合计约80nm＝10THz相当)的制约而达到界限，不再有多路复用波长数增加的余地。根据这种状况，为了增大光传送容量，需要通过信号调制方式的研究来提高频段的利用效率，在有限的频段中装载更多的光信号。
19世纪60年代以后，在无线通信中，通过多值调制技术的应用，能够进行频率利用效率超过10的高效率的信号传送。在无线通信中有效的多值调制，在以光纤为媒体的信号传送中也被看作有前途的技术，所以一直有很多的研究。
例如，在非专利文献1中，记载了进行4值相位调制的QPSK(Quadrature Phase Shift Keying)方式，在非专利文献2中，记载了将4值振幅调制与4值相位调制组合的16值振幅·相位调制。此外，作为通过同时理想地调制光信号的相位与振幅而能够进行比以往更长距离的光传送的方式，提出了例如双二进制调制及DPSK调制等。
图23表示以往的2值强度调制光发送器140的基本结构例。
2值强度调制光发送器具有例如分别将3Gbit/s的电气低速数字信号以XAUI形式传送的16位并行的信号输入端子101。从输入端子101供给的电气低速并行数字信号被输入到并行弹性缓存(EB)电路102中，使相互的定时一致后，输入到多路复用电路141中。多路复用电路141对3Gbit/s×16、共计48Gbit/s的数字数据进行时分多路复用，并将帧格式从XAUI变换处理为SONET。SONET信号作为40Gbit/s的高速串行数字信号从多路复用电路141输出到传送线路107。
上述高速串行数字信号被适当地放大后，被供给到与光纤传送线路耦合的光强度调制器、例如铌酸锂型光强度调制器110。来自作为光纤的信号源的半导体激光器(LD)108的输出光经由光纤连接线111-1而输入到光强度调制器110。来自半导体激光器108的输出光在通过光强度调制器110受到2值的开启/关闭强度调制后，作为输出光113经由光纤连接线111-2输出到输出光纤112。
图24表示图23所示的并行弹性缓存电路102的结构。
从与输入端子101连接的16根信号线101供给的3Gbit/s的数字信号d0～d15，分别输入到具有10位存储容量的FIFO电路142-1～142-16中。电气数字信号(d0～d15)从这些FIFO电路以相互定时调整后的状态并行地输出到输出信号线。
图25表示以往的2值强度调制光发送器150的基本结构例。
从输入光纤152输入的SONET形式的40Gbit/s输入光信号151经由光纤连接线111输入到光敏二极管153中。输入光信号在被光敏二极管153转换为电气数字信号后，被输入到时钟提取·识别电路(CDR)154中，转换为高速串行数字信号。CDR154的输出信号经由传送线路107输入到分离电路(DEMUX)155中，转换为3Gbit/s×16的XAUI形式的信号后，作为低速并行数字信号输出到输出端子156。
非专利文献3提出了装载有相当于图23所示的101、102、104的要素的集成电路(IC)。非专利文献3的IC的最终输出为2.4Gbit/s的数字信号，在相当于端子101的4根信号线中，分别输入622Mbit/s的数字信号。这些输入信号在通过相当于弹性缓存电路102的弹性存储电路调整定时后，由41的MUX电路转换为2.4Gbit/s的高速串行数字信号，输出到输出端子。
非专利文献3所记载的弹性存储电路具有10位长的存储容量，设定为在复位信号的刚上升后的定时使4根低速信号数据按相同的定时输出。并且，具有如果此后的数据定时的偏差在±7.5nS(±4位)以内，则自动维持上述定时的低速信号的偏差吸收功能。此外，在非专利文献4中，作为双二进制形式的光调制用IC的试用例而记载了由低速电路构成的预编码器(precoder)。
非专利文献1R.A.Griffin，et.al.，“10Gb/s Optical DifferentialQuadrature Phase Shift Key(DQPSK)Transmission using GaAs/AlGaAsIntegration，”OFC 2002 Paper PD-FD6，2003.
非专利文献2Kenro Sekine，Nobuhiko Kikuchi，Shinya Sasaki，Shigenori Hayase and Chie Hasegawa，“Proposal and Demonstration of10-Gsymbol/sec 16-ary(40Gbit/s)Optical Modulation/DemodulationScheme，”Paper We3.4.5，ECOC 2004.
非专利文献3MAXIM公司MAX3831/MAX 3832+3.3V、2.5Gbps、SDH、SONET、4频道相互连接多路复用/非多路复用IC、带时钟发生器19-1534；REV1；10/99非专利文献4Mikio Yoneyama，Kazushige Yonenaga，YoshiakiKisaka，and Yutaka Miyamoto，“Differential Precoder IC Modules for 20-and40-Gbit/s Optical Duobinary Transmission Systems，”IEEETRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES，VOL.47，NO.12，December 1999.
为了在光纤可使用的多路复用波长数有限的状态下增加光传送容量，例如需要准备多组由图23所示的并行弹性缓存(EB)电路102与多路复用电路141构成的电气发送信号电路，通过将从这些多个发送信号电路141输出的高速串行数字信号并行地供给到与光传送线路(光纤)耦合的多个光调制器中，来实现用多个信息信号同时调制光信号的振幅及相位的多值光调制发送器，在光传送线路上的有限的频段中装入更多的光信号。
例如，假设将发送数字信号进行串并行转换，将第1位～第N位并行地输入到第1EB电路中，将接下来的第N+1位～第2N位并行地输入到第2EB电路中的情况。通过由第1、第2EB电路调整各位的输出定时，能够使与第1EB电路连接的第1多路复用电路供给第1光调制器的第1数字信号串(第1位～第N位)、和与第2EB电路连接的第2多路复用电路供给第2光调制器的第2数字信号串(第N+1位～第2N位)相互同步。这里重要的是，接收器侧是否能够从由第1、第2光调制器进行了多值调制的光信号，以与第1位～第N位连续的形式正确地再生第(N+1)位～第2N位。
例如，在上述第1、第2光调制器级联排列在内部光传送线路中的情况下，在由第2光调制器调制而直接到达输出光纤中的第2数字信号串、和由第1光调制器调制后通过第2光调制器而到达输出光纤中的第1数字信号串中，由于从多路复用电路到输出光纤的路径长不同，所以即使从第1、第2光调制器统一相位而输出第1、第2数字信号串，在输出光纤中出现的多值调制光中，在第1、第2数字信号串中也会产生相位差。因而，在这样将经过了各光调制器的多串的发送数字信号在同一输出光纤上多路复用的多值光调制方式的光传送装置中，需要使包括内部光传送线路的各数字信号路径中的信号传播时间一致。
具体而言，在多值光调制发送器中，需要有调整每个信号路径的延迟量的功能，以使通过较短的信号路径的发送数字信号串比通过较长的信号路径的发送数字信号串迟一点供给到光调制部，以使被光调制的多串的数字信号以同相位到达输出光纤。同样，在将从外部光传送线路接收到的多值调制光信号转换为电气的多个高速串行数字信号串、并行地输出到朝向解调器的多个信号线路中的多值光调制接收器中，也希望有调整每个信号线路的延迟量的功能。
但是，在上述非专利文献1～4中，对于在由多个光调制器对一系列发送数据(数字信号)进行多值光调制时成为问题的信号路径间的延迟量调整，并没有指出实用的解决手段。此外，在应用了多值调制的无线通信领域中，也没有发现对在上述光传送装置中成为问题的信号路径间的延迟量调整有用的解决手段。
发明内容
本发明的目的是提供一种能够有效地解决在由多个光调制器对一系列发送数据进行多值光调制时遇到的信号路径间的延迟时间差的问题的光传送装置。
本发明的另一个目的是提供一种光传送装置，该光传送装置能够以高速串行数字信号的位周期单位、或位周期的整数分之一个时间单位，对供给到多值光调制部中的高速串联数字信号串的多个信号路径间的延迟时间差进行调整的。
本发明的另一个目的是提供一种如下的光传送装置，具有光解调部，将从外部光传送线路接收到的多值调制光信号转换为多个电气的高速串行数字信号串，并并行地输出到多个信号线路；和至少1个与上述多个信号路径连接的译码器。该光传送装置能够以高速串行数字信号的位单位调整信号路径的延迟时间差。
本发明的另一个目的是提供一种光传送装置用集成电路装置，能够根据预先指定的延迟控制量，来控制与编码器或译码器连接的多个数字信号路径中的信号延迟量的。
为了达到上述目的，本发明的光传送装置的特征是，在需要信号延迟的信号路径中设置延迟控制缓存电路，该延迟控制缓存电路对以N位(N为多个)并行接收到的低速数字信号，以高速串行数字信号串的位周期单位或位周期的整数分之一的时间单位进行延迟控制。
本发明提供一种光传送装置，例如光传送装置，具备包括与内部光传送线路耦合的多个光调制器的光调制部、和产生应向上述光调制部供给的多个高速串行数字信号串的电气电路部，其特征在于，上述电气电路部具有多个并行信号线路，分别以N位并行传送低速数字信号，N为多个；多个多路复用电路，分别将从上述并行信号线路中的1个以N位并行接收到的低速数字信号转换成应向上述光调制部供给的高速串行数字信号串并输出；延迟控制缓存电路，插入到上述并行信号线路中的至少1个中；上述延迟控制缓存电路对以N位并行接收到的低速数字信号，按照高速串行数字信号串的位周期单位或位周期的整数分之一的周期单位进行延迟控制，并输入到该并行信号线路中。此时，将由适于多值光调制的各种编码器编码了的发送数据作为N位并行的低速数字信号，供给到各并行信号线路中。
此外，本发明提供一种光传送装置，例如具有将从外部光传送线路接收的多值调制光信号转换为电气的多个高速串行数字信号串并输出的光解调部、和将从上述光解调部接收到的多个高速串行数字信号串转换成多个低速数字信号串并输出的电气电路部，其特征在于，上述电气电路部具有多个并行信号线路，分别以N位并行传送数字信号，N为多个；多个分离电路，分别将高速串行数字信号串转换成N位并行的低速数字信号，并输出到上述并行信号线路；延迟控制缓存电路，在上述并行信号线路中的至少1个中，对以N位并行接收到的低速数字信号，按照高速串行数字信号串的位周期单位、或位周期的整数分之一的周期单位进行延迟控制并输出；至少1个译码器，将从上述并行信号线路接收到的N位并行的多个低速数字信号转换成编码形式不同的低速并行数字信号串。
更详细地讲，上述延迟控制缓存电路将以N位并行接收的低速数字信号作为在逻辑上串行排列的数据而暂时存储，将从根据预先指定的延迟控制量选择的位位置开始的N位数据作为低速数字信号而输出到上述并行信号线路中，由此能够实现以高速串行数字信号串的位周期单位、或位周期的整数分之一的时间单位的延迟控制。
在本发明的1实施例中，上述延迟控制缓存电路具有存储器，用来暂时存储以N位并行接收的数字数据；写入地址产生器，产生所接收的N位并行数据的写入地址；寄存器，存储预先指定的延迟控制量；读取地址产生器，根据从上述写入地址产生器输出的写入地址和存储在上述寄存器中的延迟控制量，生成应对上述并行信号线路输出的N位数据的读取地址。
本发明的光传送装置的1个特征是，具有延迟控制部，该延迟控制部在上述并行信号线路中的至少1个中，对N位并行的低速数字信号的延迟量以高速串行数字信号串的位周期单位或位周期的整数分之一的时间单位进行控制，并通过从上述多路复用电路输出的高速串行数字信号串的各位的输出定时控制，来对高速串行数字信号串的1位周期以内的延迟量进行微调。此时，以位周期单位的延迟量控制可以由上述延迟控制缓存电路实现。
此外，可以通过例如设置根据预先指定的控制量对供给到特定的多路复用电路中的时钟信号的相位进行调整的延迟量微调部，根据所供给的时钟信号，在预定的定时，向各多路复用电路输出高速串行数字信号串的各位，来实现1位周期以内的延迟量控制。延迟控制缓存电路通过加快其动作速度，能够使延迟精度精确到位周期的整数分之一，所以即使没有延迟量微调部也能够进行高速串行数字信号串的1位周期以内的延迟调整。
本发明的光传送装置的另一个特征是，上述延迟控制缓存电路设在多个并行信号线路中；上述电气电路部具有对应于上述并行信号线路而存储延迟控制量的存储器、和将存储在上述存储器中的延迟控制量设定到各延迟控制缓存电路中的控制部。在具有延迟控制缓存电路和延迟量微调部的光传送装置的情况下，在上述存储器中对应于各并行信号线路而存储有延迟控制量和时钟相位控制量，只要将存储在该存储器中的延迟控制量和时钟相位控制量设定到各延迟控制缓存电路和延迟量微调部中就可以。
发明效果根据本发明，通过采用延迟控制缓存电路，能够以高速串行数字信号串的位长单位对光发送用编码器和输出光纤之间存在的信号线路的信号延迟量进行电控制，所以即使在将一系列的发送数据分解为信号路径不同的多串数字信号串而进行多值光调制的情况下，也能够使信号路径终端中的各数字信号串的相位一致。此外，在使延迟控制缓存电路的动作速度高速化的情况下，或在信号路径中具有延迟量微调部的情况下，能够正确地调整高速串行数字信号串的1位长以内的延迟量。
根据本发明，通过采用延迟控制缓存电路，对输入光纤与光接收器用译码器之间存在的信号路径的信号延迟量也能够进行电控制，所以能够容易根据多值光调制后的多列数字信号来再现一系列的发送数据。
图1表示应用了本发明的光发送器的1实施例的结构。
图2是用来说明在图1的光发送器中适用的多值调制编码的图。
图3是用来说明图1中的4值相位调制并行编码器103的结构和功能的图。
图4是表示延迟控制缓存电路105的实施例的结构图。
图5是图1的第1、第2信号路径中的信号定时图。
图6是表示应用本发明的光接收器的1实施例。
图7是图6的光接收器中的差分光相位检波器206的结构图。
图8是用来说明图6的光接收器的4值强度调制信号的识别动作与ASK译码器211的动作的图。
图9是用来说明在图6的光接收器中采用的延迟控制缓存电路的功能的信号定时图。
图10是延迟量测量程序500的流程图。
图11是表示应用了本发明的光传送装置的光网络的1例的图。
图12是延迟控制量设定程序300的流程图。
图13是由应用了本发明的波分多路复用传送装置构成的光网络的1例的图。
图14是表示应用了本发明的光发送器的另一个实施例的结构图。
图15是在图14的实施例中适用的延迟控制量设定程序310的流程图。
图16是用来说明在图14的实施例中适用的延迟量微调的信号定时图。
图17是表示应用了本发明的光发送器的又一个实施例的结构图。
图18是表示应用了本发明的光发送器的又一个实施例的结构图。
图19是表示应用了本发明的光接收器的另一个实施例的结构图。
图20是表示应用了本发明的光接收器的又一个实施例的结构图。
图21是表示本发明的光发送器用半导体集成电路的1实施例的图。
图22是表示本发明的光接收器用半导体集成电路的1实施例的图。
图23是表示以往的光发送器的1例的结构图。
图24是图23中的并行弹性缓存电路102的结构图。
图25是表示以往的光接收器的1例的结构图。
具体实施例方式
下面参照
本发明的实施例。
图1表示本发明的第1实施例的光传送装置中采用的光发送器的结构。
这里所示的光发送器100具有编码方式不同的2个编码器103、104。编码器103是4值相位调制用并行编码器(PSK编码器)，编码器104是4值强度调制用并行编码器(ASK编码器)。
光调制部由2个光相位调制部109-1、109-2和1个光强度调制器110构成。从半导体激光器108产生的光信号受到由对应于PSK编码器103的2个光相位调制部109-1、109-2进行的4值相位调制、和由对应于ASK编码器104的光强度调制部110进行的4值强度调制，作为16值的光相位·强度调制信号113发送给输出光纤112。
本实施例的特征是，通过在从PSK编码器103及ASK编码器104朝向输出光纤112的多个信号路径(虚线114-1～114-3)的中途，配置用来进行延迟时间调整的延迟控制缓存电路105-2～105-4，使得在通过最后的光调制器(在图示的例中为光强度调制器110)时，使路径不同的多个发送信号同步。如参照图4、图5在后面说明那样，通过延迟控制缓存电路105-2～105-4，对各路径的输出信号以高速光信号的位级(bt order)、例如在10Gbit/s的情况下以100皮秒以下的精度进行定时调整。
光发送器100在编码器103、104的前段具有4个并行缓存(弹性缓存)电路102-1～102-4，4系列的低速并行数字数据信号经由各个并行输入端子101-1～101-4，并行地输入到这些缓存电路中。各并行缓存电路102-1～102-4与利用图23、图24说明的以往的具有光发送器的并行弹性缓存电路102同样，使并行输入的数字数据信号的输出定时相互一致。
从并行缓存电路102-1～102-2输出到并行信号线路115-1、115-2中的数字信号被输入到4值相位调制用并行编码器103中，从并行缓存电路102-3～102-4输出到并行信号线路115-3、115-4中的数字信号被输入到4值强度调制用并行编码器104中。
这里，参照图2说明4值相位调制用的编码。
在图1所示的实施例中，将由光相位调制器109-1进行的相位角π的2值相位调制与由光相位调制器109-2进行的相位角π/2的2值相位调制叠加，并作为这2个相位调制的相加结果，在光传送线路上进行了相位角0、π/2、π、3π/2的4值的光相位调制。
设受到相位角π/2的相位调制的数据为b1、受到相位角π的相位调制的数据为b2、设光信号的初始相位角为π/4，则4个相位状态例如如图2(A)所示，作为相位角φ＝π/4、3π/4、5π/4、7π/4的4个不同的点而描绘出相位空间。这些点按照相位角的级，与(b1，b2)＝(0，0)、(0，1)、(1，0)、(1，1)的数字数据对应。
一般在接收4值相位调制信号时，使用使接收光信号与1位延迟光信号干涉而检测的差分接收方式、或将接收光信号分解为同相成分和正交成分而进行检测的分集接收。此时，预先在发送侧进行发送数据的编码，以使不会在接收器的内部发送数据模式(pattern)的改变或误传播。
如果举例说明最简单的分集接收，则在图1(A)的相位角配置中，数据b2的值可以根据正交成分的正、负的判断，来无问题地进行解调。另一方面，由于数据b1的值仅用同相成分不能判断，所以需要分为数据b2为“1”的情况和为“0”的情况的2种情况来进行判断。但是，如果因噪声而在数据b2的值中发生错误，则数据b1的值也被错误地判断。将这种情况称为误传播。
为了防止误传播，通过预先在接收侧对发送数据实施称作葛莱编码的逻辑运算，使相位调制结果转换成图2(B)所示的状态配置。根据图2(B)的状态配置，数据b2的值可以通过正交成分的正、负来判断，数据b1的值也并不依赖于数据b2的值，可以通过同相成分的正、负来判断，所以能够防止误传播。
图3(A)表示2位串行数字信号中适用的葛莱编码器的结构图，图3(B)表示显示上述葛莱编码器的功能的真值表。
输入到葛莱编码器中的2位串行数据“i0”和“i1”相当于图2(A)中说明的数据b1、b2。在葛莱编码器中，由图3(B)的真值表可知，上位输入位“i1”的值原样作为上位输出位“o1(b2)”输出。而下位输入位“i0”根据上位输入位“i”的值而变化。在“i1”＝0时，下位输入位“i0”的值原样成为下位输出位“o0”，在“i1”＝1时，将下位输入位“i0”的相反值作为“o0”输出。
图3(C)表示图1的光发送器中适用的4值相位调制用并行编码器(PSK编码器)103的结构。在这里所示的PSK编码器103中，使用4个(126-0～126-3)图3(A)所示结构的葛莱编码器，从并行信号线路115-1和115-2分别输入4位(d0～d3)并行的发送数据。
发送数据的第j位dj(j＝0～3)与第j葛莱编码器126-j对应。各葛莱编码器对从并行信号线路115-1、115-2的相互对应的一对信号线接收的输入位i0、i1进行编码运算。各葛莱编码器的输出位o0、o1在原来的4位并行数据的位位置上被展开，作为被编码的低速并行数字信号输出到输出信号线路116-1、116-2。通过增加葛莱编码器126的个数，能够使并行信号线路115-1、115-2的输入位数成为4位以上。
在图1的光发送器中，通过用多路复用电路(MUX)106-1、106-2将输出到输出信号线路116-1、116-2的并行数据转换为串行数据，能够将具有葛莱编码后的位排列的高速串行数字信号串输出到信号线107-1、107-2。
4值强度调制用并行编码器(ASK编码器)104也与上述PSK编码器103同样，是用来使接收器侧的4值强度调制信号的接收变得容易、并且防止接收时的误传播的编码电路，对由并行信号线路115-3和115-4以4位并行的低速数据进行编码。从ASK编码器104输出到输出信号线路116-3、116-4的并行数据被多路复用电路(MUX)106-3、106-4转换为高速串行数字信号串。
在本实施例中，从多路复用电路106-1输出到信号线107-1中的数字信号被供给到光相位调制器109-1，对从半导体激光器108输出的激光实施相位角π的相位调制。从多路复用电路106-2输出到信号线107-2中的数字信号被供给到光相位调制器109-2，对通过光纤连接线111-1的相位角π的相位调制光信号进一步实施相位角π/2的相位调制，生成4值光相位调制信号。
从多路复用电路106-3输出的数字信号经由信号线107-3输入到加法运算电路121中。另一方面，从多路复用电路106-4输出的数字信号再被2倍化电路120将振幅增大2倍后，经由信号线107-4输入到加法运算电路121中。在加法运算电路121中，通过将这2个数字信号相加而生成4值振幅调制信号，该调制信号经由信号线122供给到光强度调制器110中。光强度调制器110对通过了光纤连接线111-2的上述4值光相位调制信号再实施4值光强度调制。由此，将相位4值、强度4值的共计16值调制的输出光113输入到输出光纤112。
在图1的光发送器100中，供给到并行输入端子101-1～101-4的4组并行输入数据如虚线114-1～114-3所示，通过相互不同的信号路径到达输出光纤112。本发明的目的是使从并行输入端子101-1～101-4输入的数据不混乱其输入顺序地呈现在输出光纤112中。
为了达到该目的，在本实施例中的特征是，在PSK编码器103与MUX106-2之间、ASK编码器104与MUX106-3、106-4之间，分别设置了延迟控制缓存电路105-2～105-4，能够以数字方式调整这些信号路径中的延迟量。
如虚线框105-1所示，也可以在PSK编码器103与MUX106-1之间设置延迟控制缓存电路，但这里是以信号延迟最大的信号路径114-1为基准省略了延迟控制缓存电路105-1的方式，使其他信号路径的信号延迟与信号路径114-1相匹配。在将延迟控制缓存电路105-1插入到信号路径114-1中的情况下，延迟控制量也可以设定为零或最小值。
图4表示延迟控制缓存电路105的1个实施例。
延迟控制缓存电路105由1024位的存储器131、地址计数器134、延迟量设定寄存器(D)136、减算器137构成，所述存储器131根据输入到写入时钟输入端子132中的写入时钟(WR CLK)、和输入到读取时钟输入端子113中的读取时钟(RD CLK)，能够非同步地输入输出(R/W)数据。在存储器131内，将从信号线路116输入的低速并行位信号作为将高速串行位信号并行化的信号进行处理，存储器131内的保存数据如后述那样以位单位来控制延迟，并行地输出到输出信号线路130。
在这里所示的例子中，信号线路116的位宽度为16位(d0～d15)。从信号线路116输入的低速并行的发送数字数据，按写入时钟(WR CLK)的迁移定时，并行地写入到地址计数器134所示的写入位地址(WR BITADDR)中。地址计数器134每次写入数据时，将写入位地址的值自动地增加写入位数(本例中为16位)的部分。由此，发送信号以1024位长的串行FIFO形式，缓存在存储器131中。但是，如果写入位地址的值达到存储器地址的最大值，则通过地址计数器134使地址值返回到存储器131的初始地址，而形成循环使用存储器地址的串行FIFO。
在延迟量设定寄存器136中，存储着从控制线125作为延迟控制量赋予的延迟位数(D)。减算器137从由地址计数器134输出的写入位地址减去延迟位数D，作为读取位地址(RD BIT ADDR)输出。
按照读取时钟(RD CLK)状态迁移的定时，由读取位地址确定的16位的数据从存储器131并行地读取到信号线路130(d0～d15)中。如果延迟位数D的值为零，则在写入周期中写入到串行FIFO中的16位的数据块在下一个读取周期中被原样读取到信号线路130中。
如果延迟位数D的值不为零，则从比写入位地址靠前D位的地址开始的16位的数据块被读取到信号线路130中，通过与该信号线路130连接的多路复用电路(MUX)106转换为串行数字信号串。结果，从多路复用电路(MUX)106输出的高速串行数据与没有延迟控制缓存电路105的情况相比较，被赋予了D位的时间延迟。
在存储器131的容量(串行FIFO的位长)为1024位，高速串行数字信号的速度为例如10Gbit/s的情况下，能够调整相当于光纤长中0～24m范围内的延迟时间。存储器131的容量只要根据各信号线路中所需的延迟时间的值来决定就可以。
在图1的光发送器100中，从外部的控制终端，经由信号线124(例如I2C总线)，对光发送器100的内装处理器(CPU)123指定各延迟控制缓存电路的控制量，处理器123能够经由控制线125(125-2～125-4)对各延迟控制缓存电路设定延迟控制量(延迟位数D)。各路径的信号延迟量由于在发送器的工作中几乎没有变动，所以一旦决定了应对各延迟控制缓存电路设定的延迟控制量的值，此后就不需要改变延迟量。另外，对各延迟控制缓存电路设定的延迟位数D由于也依赖于光发送器内的光纤区间的长度，所以只要根据由实际组装的光传送装置测量的各信号路径的延迟量来决定就可以。
另外，用来将处理器123与外部的控制装置连接的信号线124并不限于I2C总线，也可以使用例如PCI总线、以太网线、厂商自己的数据线等其他种类的信号线。此外，也可以做成不经由处理器123、而从外部控制装置直接地对各延迟控制缓存电路105所具有的内部寄存器(不挥发性存储器)136设定延迟控制量的结构。
接着，参照图1和图5，说明发送器100的内部中的信号的传播延迟。在图1中，作为数字信号的路径，有(1)通过4值相位调制用并行编码器103、多路复用电路106-1、光相位调制器109-1的第1路径114-1；(2)通过4值相位调制用并行编码器103、多路复用电路106-2、光相位调制器109-2的第2路径114-2；(3)通过4值强度调制用并行编码器104、多路复用电路106-3、加法运算电路121、光相位调制器110-1的第3路径(线路117-1+114-3)(4)通过4值强度调制用并行编码器104、多路复用电路106-4、加法运算电路121、2倍化电路120、光相位调制器110-1的第4路径(线路117-2+114-3)。
通过使信号的传播时间轴上的这些信号路径长互相相等，对于分割成多个数字信号串而供给到光调制部中的发送数据，能够保证在多值光调制信号内的顺序性。
图5表示第1、第2信号线路的信号定时图。
图5(A)表示从编码器103输出到信号线路106-1中的低速并行数字信号(d0、d1、……)的输出定时，图5(B)表示从编码器103输出到信号线路106-2中的低速并行数字信号(d0、d1、……)的输出定时。这里，设并行信号的数量为d0～d3的4根。下面，着眼于从编码器103按相同的定时输出到信号线d0中的由斜线部表示的2个位数据(图3(C)所示的第1PSK编码器126-0的输出o0、o1)，说明本发明的延迟控制动作。
这里，假设因光纤连接线111-1等的存在，信号路径114-1的信号传播时间比路径114-2长高速串行信号9位(在10Gbit/s下为18cm)。此外，这里说明按位单位的延迟控制，对于1位长以内的延迟微调，在后面参照图16进行说明。
为了补偿上述信号传输时间差，在插入到第2信号路径中的延迟控制缓存电路115-2的延迟量设定寄存器136中，设定“9”位作为延迟位数D。延迟控制缓存电路115-2将输入的低速并行信号延迟高速串行信号9位的量并输出。其结果，在延迟控制缓存电路115-2的输出中，如图5(C)所示，从信号线d0输入的斜线部的位数据“1”按延迟了低速并行数字信号的2个位段(bit slot)的量(高速串行信号中8位的量)的定时，输出到偏移了1位的信号线d1中。
图5(D)、(E)分别表示多路复用电路106-1、106-2的输出信号。这里，将在2个多路复用电路106-1、106-2的内部发生的延迟作为两路径共用的部分而忽略。此时，如图5(D)所示，信号线路116-1的第1、第2位段的信号串被多路复用电路106-1转换为具有4倍速率的高速串行数字信号，不延迟地供给到光相位调制器109-1中。另一方面，信号线路116-2的第1、第2位段的信号串被延迟控制缓存电路105-2进行延迟控制的结果，在多路复用电路106-2的输出中，如图5(E)所示，斜线部的位数据“1”比多路复用电路106-1的输出中的对应的位数据迟9位。这里，忽略多路复用电路106-1、106-2的内部延迟而进行了说明，但在决定实际的延迟位数D时，最好也考虑路径间的各电路要素所具有的内部延迟的差。
从多路复用电路106-1输出的高速串行数字信号通过传送线路107-1被供给到光相位调制器109-1，被转换成光信号后，经由光缓存延迟线111到达光相位调制器109-2。将从PSK编码器103输出的路径114-1的信号到达光相位调制器109-2为止的总延迟时间为T1，将路径114-1的发送信号到达光相位调制器109-2的定时示于图5(F)。另一方面，设从多路复用电路106-1输出的路径114-2的信号由信号线路107-1接收的延迟时间为T2，将到达光相位调制器109-2的定时示于图5(G)。延迟位数D(＝9位)如果相当于延迟时间T2与T1的差，则由图5(E)、图5(F)可知，斜线部的位信息按同一定时从光相位调制器109-2输出。
对于从ASK编码器104输出的信号的路径，也可以以上述第1信号路径114-1为基准，与上述第2信号路径114-2同样地调整信号延迟量。因而，在图1所示的光发送器100中，在对串行发送数字信号转换进行串并行转换、并作为N位并行信号供给到输入端子101-1～104-4中的情况下，也能够在光调制部的最后的调制器110的位置上使这些位组的输出定时统一。
在本发明的光传送装置中，作为编码器，除了上述PSK编码、ASK编码以外，也可以使用FEC编码或帧生成等其他编码方式。此外，在图1中，作为多值编码的一部分的强度调制信号在高速串行信号状态下进行运算(加法运算)，但由后续的其他实施例可知，也可以在低速并行信号状态下进行所有的编码处理。此外，在本实施例中，如4值相位调制用并行编码器103和4值强度调制用并行编码器104那样，对具有不同种类的多个编码器的光发送器进行了说明，但本发明的延迟量控制对于仅具有图1中的PSK编码器103和ASK编码器104中的任一种的光发送器也是有效的。
接着，对适于接收从上述光发送器100发送的多值光调制信号(4值相位调制+4值强度调制)的光接收器200的1实施例进行说明。
图6表示光接收器200的主要部分的结构。
来自光纤202的输入光201被光耦合器203分解为第1、第2、第3的分支光。第1、第2分支光信号分别经由光纤连接线111-1、111-2，供给到差分相位检波器206-1和206-2中。差分相位检波器206-1和206-2各自的检测相位被设定为-π/4和+π/4，从接收光中提取相互正交的相位成分。差分相位检波器206-1和206-2将所提取的特定相位成分的光信号转换为电气的高速串行数字信号，输出到分离电路155-4、155-5。
图7表示差分相位检波器206-2的结构。
来自输入光纤202的输入光201被输入到1位延迟干涉计213中，在干涉计内部，被光耦合器193-1分支为第1、第2光路。在第1光路中插入了将光信号延迟1位的光回路214、π/4的光移相器195。第1、第2光路-旦由光耦合器193-2耦合后，再次分支成2个光路，连接到平衡光接收器215上。因而，通过第1光路的1位+π/4的延迟光信号与通过第2光路的光信号在通过上述光耦合器193-2时相互受到干涉后，被输入到平衡光接收器215中。
这2个输入光信号被平衡光接收器215进行差分检测，被与平衡光接收器215连接的时钟提取·识别电路(CDR)154转换为高速串行数字信号。光移相器195的移相量可以变更为任意值，通过使移相量为-π/4 ，能够构成差分相位检波器206-1。
回到图6，从差分相位检波器206-1、206-2输出的第1、第2高速串行数字信号分别输入到分离电路155-4、155-5中，转换为低速并行信号后，经由延迟控制缓存电路105-4、105-5，供给到并行译码器(PSK译码器)212中。
另一方面，被耦合器203分支的第3分支光在被光纤放大器204放大后，输入到光敏二极管205中，转换成对应于强度成分的电气信号。光敏二极管205的输出被分支成3个信号线路，被第1、第2、第3时钟提取·识别电路(CDR)154-1～154-3转换成高速串行数字信号。从CDR154-1～154-3输出的高速串行数字信号分别由分离电路155-1～155-3转换成低速并行信号后，经由延迟控制缓存电路105-1～105-3，输入到并行译码器(ASK译码器)211中。
延迟控制缓存电路105(105-1～105-5)与上述光发送器100中的延迟控制缓存电路105(105-2～105-4)同样，用来消除从光信号的输入端202到译码器211或212的多个信号路径的信号延迟差。在各延迟控制缓存电路105中，通过内装于光接收器200中的处理器223来设定各个延迟控制量(延迟位数D)。
根据本实施例的光接收器200，由于在这些延迟控制缓存电路105中能够对每个路径调整信号延迟量，所以在光接收器内部，即使在通过光纤线路111(111-1～111-2)和光相位检测器206(206-1～206-2)的第1、第2光路与通过光纤放大器204的第3光路之间有信号传播的时间差的情况下，还有在位于这些光路的后段位置的电气信号路径中有信号延迟时间差的情况下，也能够将作为输入光201而接收到的多值接收信号按同一定时输出到输出端156-1～156-4。
接着，参照图8和图9，说明基于第3分支光的4值强度调制信号的识别动作和ASK译码器211的动作。另外，PSK译码器212的动作是公知的，这里省略详细的说明。
图8(A)表示包含在第3分支光中的4值强度调制信号的接收波形。4值强度调制光信号在L0、L1、L2、L3的4个信号强度水平下传送2位信息。在输入了第3分支光的O/E转换结果的时钟提取·识别电路154-1～154-3中，分别设定了对应于上述4值强度调制信号的3个开口部的水平值th1、th2、th3，作为其识别水平。各时钟提取·识别电路154-j(j＝1～3)以预先设定的水平值thj识别输入信号的“0”、“1”，将识别结果作为高速串行数字信号输出。各时钟提取·识别电路154-j也可以共用单独准备的时钟提取电路所提取的基准时钟信号，将输入信号进行2值化。
图8(B)是表示4值强度调制信号译码器(ASK译码器)211的功能的真值表。这里，输入i0、i1、i2表示来自时钟提取·识别电路154-1～154-3的输入信号的值。
ASK译码器211通过时钟提取·识别电路154-1～154-3的识别结果的组合，来判断4值强度调制信号是L0～L3的哪个水平。将判断结果作为2位的信息“o0”、“o1”输出到输出信号线156-1、156-2。由该例可知，在光接收器中采用的译码器的输入输出的信号根数也可以不同。
图9表示用来说明光接收器200中所适用的延迟控制缓存电路105-4、105-5的功能的定时图。
图9(A)表示从差分光相位检波器206-1、206-2输出的高速串行数字信号串，图9(B)表示从时钟提取·识别电路154-1～154-3输出的高速串行数字信号串。
这里，假设以差分光相位检波器206-1的输出信号为基准，差分光相位检波器206-2的输出信号延迟1.3位(如果高速串行数字信号的位速率为10Gbit/s，则为130ps)。此外，为了使说明简单化，假定来自时钟提取·识别电路154-1～154-3的输出信号相互同步，相对于差分光相位检波器206-1的输出信号延迟4.2位(420ps)。此时，从光耦合器203同时输出的相位调制成分与强度调制成分如图9(A)、图9(B)中斜线位所示，在向分离电路(DEMU)155-1～155-5的输入定时中发生了偏差。
下面，为了简单说明，设分离电路155-1～155-5将输入数据与所输入的高速串行数字信号同步地时分割分离并输出到4根信号线(d0、d1、d2、d3)中。例如，输入了来自差分光相位检波器206-1的高速串行信号串的分离电路155-4如图9(C)所示，将高速串行信号串的头位、第5位、第9位、……的值输出到信号线d0中，将高速串行信号串的第2位、第6位、第10位、……的值输出到信号线d1中。即，将高速串行信号串中包含的每4位的位数据轮流输出到分离电路155-4的各输出信号线中。
图9(D)表示分离电路155-5的输出信号串。由于输入到分离电路155-5中的高速串行信号串比分离电路155-4的输入信号延迟1.3位，所以低速的串行信号以小数部分的0.3位的延迟输出到信号线d0～d1中，高速串行信号的斜线位的值以相当于延迟的整数部分的1位延迟显现在信号线d1中。
图9(E)表示分离电路155-1的输出信号串。由于输入到分离电路155-1中的高速串行信号串比分离电路155-4的输入信号延迟4.2位，所以低速的串行信号以小数部分的0.2位的延迟输出到信号线d0～d1中，此外，高速串行信号的斜线位的值以相当于延迟的整数部分的4位延迟显现在下个时间段(低速信号的1位＝100ps×4＝400ps)的输出信号线d1中。虽然在图中省略了，但分离电路155-2和155-3的输出信号串的定时也与图9(E)相同。
下面，为了简单化，说明对延迟控制缓存电路105-1～105-3设定的延迟控制量(延迟位数D)为零、对延迟控制缓存电路105-4设定高速串行信号4位的延迟控制量(D＝4)、对延迟控制缓存电路105-5设定3位延迟控制量(D＝3)的情况。
在这种情况下，在从延迟控制缓存电路105-4并行输出的低速信号串中，如图9(F)所示，图9(C)的斜线位延迟了高速串行信号中4位的量、即低速信号中1时间段的量，而显现在信号线d0中。此外，在从延迟控制缓存电路105-5并行输出的低速信号串中，由于从图9(D)的状态延迟为高速串行信号中延迟3位的量，所以斜线位的输出目的地改变为信号线d1→d2→d3→d0，结果如图9(G)所示，斜线位延迟了低速信号的1时间段的量，而显现在信号线d0中。
结果，通过了光耦合器203的多值光调制后的多个位的信息，以统一了作为并行数据的相对位置关系和时间段的状态供给到译码器211、212中。因而，在各译码器中，通过在各时间段的大致中央的取样定时t锁定输入数据，能够将接收多值信号正确地进行解调。
如上所述，如果通过各译码器的锁定电路补偿高速数字信号串的1位以下的延迟，则延迟控制缓存电路105的延迟控制精度用高速数字信号的位单位就足够。此外，如本实施例的延迟控制缓存电路105-1～3那样，对于预先知道延迟量大致相同的多个路径，可以使设定延迟控制量相同，在这种情况下，在向延迟控制缓存器读写数据时使用的位地址寄存器可以被多个延迟控制缓存器共用。另外，位长以下的定时精度或延迟量的调整范围可以根据由收发器的各部分使用的时钟速度而改变。
在本发明的光传送装置中，通过采用延迟控制缓存电路105，在不仅包括电气的布线区间、也包括装置内部的光纤区间的信号路径中，能够对远超过位级的相当于最大几百～几万位的非常大的信号延迟进行补偿。因此，在决定光发送器及光接收器的各信号路径中的最佳延迟控制量时，最好在组合了以发送器为基准的接收器的状态下，对要在各延迟控制缓存电路中应设定的延迟控制量进行测量。
图10表示为了决定延迟控制量而执行的延迟量测量程序500的流程图的1例。
例如，在光发送器100的组装结束后，将其输出光纤112作为输入光纤202而与作为基准的光接收器220耦合，来执行延迟量测量程序500。
在图1的光发送器100的情况下，首先，将所有的延迟控制缓存电路(延迟改变电路)105-1～105-4的延迟控制量D例如在可变范围内设定为中值(步骤501)，接着，选择延迟控制缓存电路105-1来作为成为测量对象的延迟控制缓存电路(502)。作为测量对象的延迟控制缓存电路105-1在将延迟控制量设定为最小值的状态下，将作为测试模式的数字信号供给到低速并行数字数据信号的输入端子101-1～101-4中(503)。
测试模式只要是延迟控制缓存电路105-1的延迟控制量为适当值，在测量对象信号路径的信号延迟与其他延迟控制缓存电路(例如，相邻的延迟控制缓存电路105-2)所处的信号路径的信号延迟一致的时刻，可在基准光接收器侧作为特异模式检测到就可以。例如将连续为0的较长的模式与1位宽标志的组合模式作为测试模式反复输入到输入端子101-1～101-4中。
一边观测从基准光接收器输出的低速数据信号的数据模式一边输出特异模式(505)后，以测试模式的重复周期将测量对象延迟控制缓存电路105-1的延迟控制量各增加1位(504)。在基准光接收器侧检测到特异模式的时刻，停止增加测量对象延迟控制缓存电路的延迟控制量，将下一个延迟控制缓存电路105-2选择为测量对象(502)，并重复同样的动作。在对所有的延迟控制缓存电路决定了最佳的延迟控制量的时刻，存储每个延迟控制缓存电路的设定延迟值(506)，并结束测量程序500的执行。
这里所示的测量步骤，通过将测量对象与基准装置替换，可以适用于应设定到光接收器的各延迟控制缓存电路的最佳延迟量的测量中。这样得到的各延迟控制缓存电路的最佳延迟控制量为各个收发器的启动(立ち上げる)时所需的控制参数，所以保存在收发器内部的不挥发性存储器中。所测量的延迟控制量的值也可以对应于光传送装置(光发送器与光接收器)的型式名而登录到数据库中，根据需要而可以经由网络得到。另外，延迟控制量并不一定需要在所有的延迟控制缓存电路中测量，例如对于具有容限的部分或已知为与测量后的其他缓存器相同值的缓存电路可以省略测量。
最适合延迟量的值也可以利用例如根据各别部件的延迟量设计值或延迟量测量值来计算各信号路径的延迟量、根据由示波器等观测的输出信号波形测量各信号路径的延迟量等其他方法，来代替使用上述测量程序。此外，执行上述测量程序所需的特定的模式发生器、特异模式的检测器能够内装于作为测量对象的光收发器、作为基准装置的光收发器中。
由以上的第1实施例可知，根据本发明，通过将延迟控制缓存电路105插入到光发送器及光接收器的低速数字信号区间中，能够以高速数字信号的位级、或者1位长以下的高精度调整包括内部光纤区间的多个信号路径的信号传输时间，所以能够实现使用了多个光调制器的高精度的多值光调制用光传送装置。此外，根据本发明，由于能够用电气电路来控制延迟量的调整，所以在每个信号路径的电路设计中具有自由度，通过装载可编程编码器及译码器，能够提供可适当改变功能的通用的光传送装置。
(实施例2)图11表示应用了本发明的光传送装置160的光网络的1例。
光传送装置160-1具有与交换电路162-1连接的多个光发送器100(100-1、100-2)及光接收器200(200-1、200-2)。同样，光传送装置160-2也具有与交换电路162-2连接的多个光发送器100(100-3、100-4)及光接收器200(200-3、200-4)。处于相互对置的位置关系的光发送器100-1和光接收器200-3、光发送器100-4和光接收器200-2，分别由光纤传送线路164-1、164-2连接。
各光传送装置160在检测到故障时，能够通过交换电路162进行现用系统与备用系统的切换。光发送器100-1～100-2(100-3～100-4)、光接收器200-1～200-2(200-3～200-4)的启动，由经由I2C总线124-1～124-4(124-5～124-8)连接的控制部163-1(163-2)控制。
在交换电路162中，可以具有IP路由、IP交换、SONET的ADM(分插复用器)、环路交换、单纯的再生中继器等、对应于光传送装置的使用目的的各种功能。此外，光网络的形态也可以组合多个传送装置160而成为环形、总线形、星形、网形、光分插方式等各种形式。
代替如本例那样使光发送器100与光接收器200独立的形式，各光传送装置160可以以组合了1对收发器的收发两用机(transceiver)、组合了2对收发器的转发器(transponder)形式、将多个收发器波分多路复用或并联组合的形式等、与图10不同的形式，来装备应用了本发明的光收发器。此外，虽然在图10中省略了，但各光传送装置160根据需要，可以具有光放大器、光分散补偿器、光交换机、光衰减器等部件。
图12表示各光传送装置160中的延迟控制量的设定程序300的流程图。
在传送装置的启动或输入了复位信号时、或者为了因电路基板的插拔、故障恢复等的再启动而对任一个收发器输入了复位信号时，为了进行向收发器的延迟控制量的再设定、通过控制部163执行该程序300。
控制部163检查收发器100、200的状态、和要设定到各收发器中的延迟控制量(D)是否已准备在控制部163的内部存储器中(步骤301)，如果没有准备，则将发生错误的消息输出到显示屏幕(或者向控制终端通知)(304)，结束该程序。延迟控制量也可以从各光传送装置所具有的不挥发性存储器或硬盘中读取，来代替从控制器163的内部存储器读取。此外，既可以由操作者手动输入，也可以经由未图示的网络从数据库取得。如果收发器100、200的状态和延迟控制量中没有问题，则控制部163经由I2C总线124将延迟控制量设定到作为设定对象的光收发器中，然后启动对应的光收发器(303)。
(实施例3)图13表示由适用了本发明的波分多路复用型光传送装置165(165-1、165-2)构成的光网络的结构的1例。
光传送装置165-1和光传送装置165-2由向上方向(向右方向)的光纤传送线路164-1和向下方向(向左方向)的光纤传送线路164-2耦合。这些光传送装置如光纤传送线路164-3、164-4所示，由上、下1对的光纤传送线路再与其他光传送装置连接。各光纤将波长不同的3个光信号作为波分多路复用信号传送。
如光传送装置165-1所示，各光传送装置165具有在向上下各方向经由光波长分波器167(167-1、167-2)与接收侧光纤传送线路耦合的多个光接收器(RX)200(200-1～200-3、200-4～200-6)、和经由光波长合波器166(166-1、166-2)与发送测光纤传送线路耦合的多个光发送器(TX)100(100-1～100-3、100-4～100-6)。
例如，从光纤传送线路164-4输入的波长多路复用信号151-2被光波长分波器167-2分离为波长不同的3个光信号，输入到光接收器200-4～200-6中。在这里所示的例子中，光接收器200-4与200-5的接收信号传输到光发送器100-4、100-5，光接收器200-6的接收信号则作为下降信号169-2而输出到光传送装置的支线。另一方面，从光传送装置的支线输入的上升信号168-2和来自上游的接收信号由光发送器100-4～100-6分别转换为不同波长的光信号，由光波长合波器166-2合波，输出到下游侧的光纤传送线路164-2。在光纤传送线路164-1和164-3之间，也进行同样的信号收发。
在本实施例中，对各个向上、向下光纤传送系统设置控制部163(163-1、163-2)，各控制部163对属于各个系统的光发送器和光接收器进行由第2实施例说明的启动控制和延迟控制量的设定。
(实施例4)图14表示对具有两相驱动型光调制器172的NRZ光发送器的延迟控制缓存电路105的应用例。
从输入端子101位并行地输入的低速数字数据信号在由并行缓存电路102使相互的相位一致的状态下，输入到FEC并行编码器170中。FEC并行编码器170进行适于长距离传送的帧生成和纠错码声称，将相互逻辑相反的2个并行低速数字信号串输出到信号线路116-1和116-2中。
这些数字信号串分别被输入到延迟控制缓存电路105-1、105-2中，在使一方信号串比另一方信号串延迟规定量D的状态下，输入到多路复用电路106-1、106-2中。在用高速串行数字信号的位数N表示虚线所示的从FEC并行编码器170到光输出端的2个信号线路114-1、114-2的信号传播时间差的情况下，上述延迟量D相当于N的整数部分。从延迟控制缓存电路105-1、105-2输出的并行低速数字信号被多路复用电路106-1、106-2转换成高速串行数字信号串，被具有相互同相的放大特性的驱动电路171-1、171-2放大。驱动电路171-1、171-2的输出信号被输入到两相驱动光调制器172的2个调制信号输入端子173-1、173-2中。
180表示作为高速串行数字信号的发送速率的高速时钟的发生器，181-1、181-2表示对从时钟发生器180输出的2系统的高速时钟信号的相位进行调整的可变相位调整器(P1、P2)。由可变相位调制器实施了相位调整的高速时钟信号经由时钟供给线182-1、182-2供给到多路复用电路106-1、106-2中。多路复用电路106-1、106-2根据供给到各自中的高速时钟信号，输出并行/串行转换后的高速串行数字信号。通过将供给到多路复用电路106-1和106-2中的高速时钟信号的相位错开，能够在1个时钟周期(＝1位长)以内的范围内对高速串行数字信号的输出定时(延迟量)进行微调。
本实施例的特征是，位单位的延迟由延迟控制缓存电路105-1、105-2控制，±1位以内的延迟通过由相位调整电路181(181-1、181-2)和多路复用电路106(106-1、106-2)构成的微调部控制，由此能够以高精度实现大范围的延迟。但是，通过改变赋予相位调整电路181-1、181-2的延迟控制量，能够由微调部进行最大2位长以内的延迟量控制。
对可变相位调整器182-1、182-2和延迟控制缓存电路105-1、105-2的延迟控制量的设定，是处理器(CPU)174经由控制信号线125-1～125-4进行的。应设定的延迟控制量对应于各信号路径而预先存储在不挥发性存储器176中。
图15表示在本实施例中处理器174所执行的延迟控制量设定程序310的流程图。该程序是在通过电源供给而使光发送器100启动时、或从外部输入了复位信号时执行的。
处理器174经由总线175读取预先存储在不挥发性存储器176中的延迟控制量(步骤311)，经由控制信号线125-1～125-4，设定到缓存电路105-1、105-2和可变相位调整器181-1、181-2中，作为各自的延迟控制量(312)；并且，启动半导体激光器193，使光输出成为开启状态(313)。延迟控制量的设定也可以对每个信号路径重复上述步骤311～312，在所有的信号线路中延迟控制量的设定结束后，可以启动半导体激光器198。
图16表示用来说明在本实施例中由多路复用电路162-1、162-2进行的延迟微调的信号定时图。图16(A)表示供给到多路复用电路106-1中的时钟，图16(B)表示从多路复用电路106-1输出的高速串行信号的定时。此外，图16(C)表示供给到多路复用电路106-2中的时钟，图16(D)表示从多路复用电路106-2输出的高速串行信号的定时。各多路复用电路的输出数据的值如虚线所示，按所供给的时钟信号的上升边沿来切换。
这里，为了便于说明，假设从各多路复用电路输出的高速串行数字信号的速度为10Gbit/s(1位＝100ps)、多路复用电路106-1的输出侧信号线路107-1中的信号延迟量T1为2.3位(230ps)、多路复用电路106-2的输出侧信号线路107-2中的信号延迟量T2为0.9位(90ps)。但是，这些延迟量实际上可以为任何值。在这种情况下，由于在多路复用电路106-1、106-2的输出信号线路107-1、107-2中发生了T1-T2＝1.4位的延迟时间差，所以通过使从多路复用电路106-2输出到信号线路107-2中的高速串行信号预先多延迟1.4位，来吸收到达调制器172的2个数字信号串的时间差。
在本实施例中，由延迟控制缓存电路105-2对编码器170的输出信号串赋予相当于目标延迟量(1.4位)的整数部分的1位延迟，如图16(D)所示，通过使供给到多路复用电路106-2中的时钟延迟对应于目标延迟量的小数部分的0.4位，在从编码器170同时输出的1对相反码(斜线部)中，在通过多路复用电路的时刻产生1.4位的时间差。
图16(B)所示的来自多路复用电路106-1的输出信号通过信号线路107-1而延迟2.3位，所以在图16(E)所示的定时到达两相驱动光调制器172的输入端子173-1。另一方面，图16(D)所示的来自多路复用电路106-2的输出信号通过信号线路107-2而延迟0.9位，所以在图16(F)所示的定时到达调制器172的输入端子173-2。因而，由斜线部的位可知，从编码器170输出的互相相反关系的一对码同时供给到两相驱动光调制器172中，从而对光信号进行调制。
施加到两相驱动光调制器172的输入端子171-1、171-2的高速串行数字信号只要是最终相互相反的关系就可以。因而，例如也可以做成通过将互相反相的放大器用作驱动电路171-1、171-2，将相同的低速并行信号串从编码器170输出到信号线路116-1、116-2中的电路结构。作为编码器170，也可以使用不具有FEC功能的8B10B编码器或64B66B编码器、SONET帧生成电路，来代替FEC并行编码器170。此外，也可以通过将上述编码器170作为双二进制预编码器、再在信号线路107-1～107-2中插入双二进制3值信号的生成电路，来整体实现光双二进制发送器。
作为用于1位以内的延迟量微调的可变相位调整器181(181-1、181-2)，可以使用例如组合了电压设定型半导体可变相位器和数字电压设定电路的装置、由步进马达驱动马达驱动型的可变延迟线的装置、等各种类型的装置。另外，也考虑了在信号线路107-1和107-2中的至少一个中采用公知的可变延迟机构来代替延迟控制缓存电路105、通过可变相位调整器181和多路复用电路106对延迟量进行微调的结构，但通过通常的可变延迟机构难以进行超过几cm级(在10Gbit/s下为例如2位)的较大的延迟调整，所以不如本实施例那样将延迟控制缓存电路105与可变相位调整器181组合。
对可变相位调整器181的延迟控制量的设定也可以是例如反馈控制可变相位调整器的自动设定方式，即检测输入到调制信号输入端子173-1、173-2中的数字信号的位宽度以内的相位，并使相位差为零。
在本实施例中，使从时钟发生器180输出的时钟频率与高速串行数字信号的位速率(多值信号的情况下为符号率)相等，使延迟控制缓存电路105的动作速度在N位并行输入时为上述位速率的1/N，但通过上述时钟频率或延迟控制缓存电路的动作速度设定为实施例的整数倍或整数分之一，能够改变延迟控制缓存部与延迟微调部中的延迟量的控制范围及设定精度。
例如，在使时钟频率为高速串行数字信号的位速率的1/4的情况下，能够将微调部的调整范围扩大到4位。反之，通过使延迟控制缓存电路105的动作频率为8倍，能够使延迟控制缓存电路中的延迟精度精确到1/8。在这种情况下，不需要由微调部进行延迟量控制。
两相驱动型光调制器172由于在其内部不一定需要光纤连接线，所以以往一直采用将从驱动电路(驱动器)的正相输出端子和反相输出端子得到的2个高速信号输入给光调制器的2个输入端子的结构。但是，如果要以1/10位左右的精度使2个高速信号的传输延迟时间差精确地一致，则收发器内部的信号线及部件的配置自由度受到制约，并且如何处理高速信号的传送线路的多余长度成了问题。此外，在为了调整2个高速数字信号串的延迟时间差而使用延迟改变线时，不易进行1位长以内的高精度的延迟调整，有制造成本与装置尺寸增加的问题。对于这一点，根据本实施例的结构，通过采用延迟控制缓存电路105，根据需要而组合延迟微调部，即使在高速数字信号的路径间发生1位长以上的延迟时间差的情况下，也能够简单地吸收延迟时间差，能够低成本地提供小型的光发送器。
(实施例5)图17表示本发明的向使用篱栅码的多值光发送器的应用例。
篱栅码是多值信号用码，可以减少在信息传送中使用的多值信号的状态数，使用多余的冗长状态数进行纠错。在图17的光发送器100中，通过从并行输入端子101-1、101-2输入的2系列的数据信号(状态数为2的平方＝4)被篱栅编码器180映射为、8值的多值信号，来实现篱栅码。从并行输入端子101-1、101-2输入的低速并行信号在通过并行缓存电路115-1～115-2使定时一致后，输入到篱栅编码器180中。篱栅编码器180将4值输入信号串转换成8值篱栅码，与纠错码一起输出到3个信号线路117-1、117-2、114-1中。这些信号线路由于是与包括图1中的延迟控制缓存电路105-2～105-4的信号线路相同的结构，所以省略对其详细动作的说明。
这样，在本发明中，输入到编码器中的低速并行数字信号串的根数与从编码器输出的低速并行数字信号串的根数也可以不同。此外，编码器的输入输出信号的并行位数及位速率也可以互不相同。
(实施例6)图18表示本发明的对具有将光信号的同相成分和正交成分独立调制的光IQ调制器190的光发送器的应用例。
本实施例表示4值光DQPSK(4值差分相位)调制的1例，输入到输入端子101中的16并行的低速数字信号在由并行缓存电路102使定时一致后，被4值差分相位调制用并行编码器(DQPSK)196进行差分编码，分离为各8位的2系列的低速并行数字信号串后输出。
从编码器196输出的2系列的低速并行数字信号串再被分离器191-1、191-2分别进一步分离为1对低速并行数字信号串，受到延迟控制缓存电路105(105-1～105-4)中的延迟控制。被延迟控制后的低速并行数字信号串被多路复用电路106(106-1～106-4)转换为高速串行数字信号串。成对的一个高速串行数字信号串被输入到驱动电路171(171-1、171-2)中，另一个高速串行数字信号串被输入到反转驱动电路192(192-1、192-2)中，成为相互反相的驱动信号，经由信号线路107-1(或107-3)、107-2(107-4)输入到光IQ调制器190中。
在光IQ调制器190中，从半导体激光器108输出的光信号被光耦合器193-1分支到2个光传送线路中，输入到插入在各光传送线路中的两相MZ光调制部194-1和194-2中。一个两相MZ光调制部194-1根据从信号线路107-1、107-2输入到输入端子173-1、173-2中的驱动信号，对光信号进行强度调制。另一个两相MZ光调制部194-2根据从信号线路107-3、107-4输入到输入端子173-3、173-4中的驱动信号，对光信号进行强度调制。光调制部194-1的输出通过光移相器195，转换成与光调制部192的输出光有45度光相位差的信号光。强度调制后的2个信号光由光耦合器193-2合成，输出到输出光纤112中。
在以往的这种光IQ调制器190中，在包括内部光传送线路的所有4个信号路径中，需要以部件单位使信号路径长相等，但根据本发明，通过由延迟控制缓存电路105-1～105-4进行的延迟量控制，能够使从编码器196到各信号路径的输出端的信号传播时间相等，所以，例如光IQ调制器190的内部中的MZ光调制部194-1、194-2的插入位置、及信号线路107-1～107-4的布线长度不同绝不会成为问题。
本发明除了本实施例所示的DQPSK调制以外，对于例如将多值强度调制后的高速数字信号输入到光调制器194的各输入端子173中的光QAM(Quadratue Amplitude Modulation，正交调幅)也是有效的。
如本实施例所示，通过将发送数据转换成大容量的1系列光调制信号并发送，能够实现将从发送器朝向对置的接收器的路径看作大容量的1根链路的链路聚合功能。也可以使发送器的输入信号为高速的串行信号，通过配置在编码器紧前面的分离电路转换成低速的并行信号。
(实施例7)图19表示本发明的对将接收光信号分离为同相(I)成分和正交(Q)成分来接收的光接收器200的应用例。
从输入光纤202输入的接收光201输入到光90度混合电路211的一个输入端口。将从半导体激光光源220输出的局部发送激光作为相位检波的参照光，输入到光90度混合电路211的另一个输入端口。光90度混合电路221将来自上述2个输入端口的输入光合成，并将Q成分输出到光纤连接线111-1中，将I成分输出到光纤连接线111-2中。
光纤连接线111-1、111-2分别与光敏二极管205-1、205-2耦合。这里，如果将输入光201设为16值QAM调制后的光信号，则I成分的4值高速串行信号和Q成分的4值高速串行信号分别从光敏二极管205-1、205-2输入到信号线路122-1、122-2中。
Q成分(I成分)的4值高速串行信号与图6所示的第1实施例的光接收器中的光敏二极管205的输出信号处理同样，通过3组时钟提取·识别电路153-1～153-3(153-4～153-6)变换为3条高速串行数字信号，经过分离电路155-1～155-3(155-4～155-6)和延迟控制缓存电路105-1～105-3(105-4～105-6)，被Q成分(I成分)4值强度调制用并行译码器211-1(211-2)进行译码。
在本实施例中，译码后的4组低速并行数字信号再被输入到篱栅译码器(trellis decoder)222中，转换为3组低速并行数字信号。这里，对于接收器说明了16QAM信号的情况，但本发明也可以应用于2值及多值的ASK/FSK/PSK/QAM、以及将它们组合的光IQ接收器中。此外，也可以是使90度光混合电路的输出端口数量为4，将光敏二极管205替换为平衡光检测器。
根据本实施例，通过由延迟控制缓存电路105-1～105-6进行的延迟量控制，能够使存在于从光接收器的输入光纤202端到译码器211-1、211-2之间的多个路径的信号传播时间相等。
(实施例8)图20表示本发明在差分接收光DQPSK信号的光接收器中的应用例。
在本实施例中，从输入光纤202输入的接收光201被光耦合器203分支为2个信号光，一个信号光通过光纤连接线111-1输入到将检测相位设定为+π/4的差分光相位检波器206-1中，另一个信号光通过光纤连接线111-2输入到将检测相位设定为-π/4的差分光相位检波器206-2中。从这些差分光相位检波器206电输出的高速串行的2值数字信号串分别经过分离电路155-1、155-2和延迟控制缓存电路105-1、105-2，输入到差分相位调制/篱栅译码器223中。
在本实施例中，由于通过延迟控制缓存电路105-1、105-2能够使存在于从输入光纤202端到译码器223之间的多个路径的延迟时间相等，能够将由输入光纤202并行传送的位信息以正确的相位输入到差分相位调制/篱栅译码器223中。
(实施例9)图21表示应用了延迟控制缓存电路105的发送器用半导体集成电路(IC)230的1例。
这里所示的IC230由以下部分构成并行输入端子101-1～101-4，分别被供给电气的低速并行数字数据信号；并行缓存电路102-1～102-4，与这些并行输入端子连接；可编程编码器231，与这些并行缓存电路连接；延迟控制缓存电路105-1～105-4，分别对从编码器231输出的低速并行数字数据信号进行延迟控制；多路复用电路(MUX)106-1～106-4，与这些延迟控制缓存电路连接；从各多路复用电路输出的电气的高速串行数字信号的输出端子107-1～107-4；处理器(CPU)174；不挥发性存储器176。
在本实施例中，由于是以低速并行数据为对象，进行通过编码器231的编码处理、和通过延迟控制缓存电路105的每个信号路径的延迟调整，所以容易进行电气电路部的集成化，通过装载可编程编码器231，能够提供通用的多值光调制用IC。在本实施例中，通过在集成电路板上集成用来进行延迟量控制的处理器(CPU)174、不挥发性存储器176、内部总线175-1及外部总线175-2、控制线125，能够进行延迟量控制数据在IC内部的保存、利用IC端子的从外部的延迟控制量的写入、发送器启动时对延迟控制缓存电路105的延迟控制量的自动设定。
在本实施例中，供给了低速并行信号的并行输入端子101的数量与输出高速信号的端子107的数量相同，但也可以如上述篱栅编码器或多值ASK信号编码器那样，输入输出的信号条数不同。此外，图21所示的电路功能也可以根据需要而分割成多个IC。
例如，在将多路复用电路106外挂的情况下，通过FPGA或通用ASIC能够容易实现仅包括低速电路的IC部分。此外，通过使并行缓存电路102与编码器302为另外的IC，能够提供不依赖于编码方式的通用的延迟调整用IC。此外，如第4实施例说明的那样，也可以将通过调整供给到多路复用电路105中的时钟的相位而对延迟量进行微调的功能装载到IC中。在这种情况下，也可以做成经由专用的控制端子从外部进行相位控制的结构，来代替将时钟相位控制用参数存储到不挥发性存储器176中。
(实施例10)图22表示应用了延迟控制缓存电路105的接收器用半导体集成电路(IC)232的1例。
本实施例的IC是在图19所示的光接收器中集成了分离电路155-1～155-6以后的电气电路部，具有作为输入的电气高速串行数字信号的输入端子及信号线路107-1～107-6；分离电路(DEMUX)155-1～155-6；延迟控制缓存电路105-1～105-6；可编程译码器233；电气低速并行数字数据的输出端子156-1～156-4；用来进行延迟量控制的处理器(CPU)174；不挥发性存储器176；内部及外部连接总线175-1、175-2；控制线125。
与第9实施例同样，本实施例的IC也可以适当地进行功能分割、功能追加。例如也可以做成将分离电路155外挂、使译码器233为另外的IC、或追加了图19的时钟提取·识别电路154的结构。
在以上的实施例中采用的延迟控制缓存电路，可以根据所采用的缓存存储器的容量和延迟控制量的设定值，以从高速串行数字信号串的1位长到几千位长的量级调整延迟量。例如，由于2000位的延迟控制在数字信号串的发送速率为10Gbit/s的情况下，相当于约40m的布线长改变，所以根据本发明，在对具有与光调制部连接的多个信号路径的光发送器、及具有与光解调部连接的多个信号路径的光接收器的设计中，能够增大包括内部光纤的路径长的均匀化容限，收发器的布线设计变得很容易。
此外，在本发明中采用的延迟控制缓存电路通过改变控制量设定值而能够自由地改变信号延迟量，所以省略了在采用模拟延迟线的情况下产生的延迟线的长度调整等操作，对光传送装置的小型化有效。
权利要求
1.一种光传送装置，具备包括与内部光传送线路耦合的多个光调制器的光调制部、和产生应向上述光调制部供给的多个高速串行数字信号串的电气电路部，其特征在于，上述电气电路部具有多个并行信号线路，分别以N位并行传送低速数字信号，N为多个；多个多路复用电路，分别将从上述并行信号线路中的1个以N位并行接收到的低速数字信号转换成应向上述光调制部供给的高速串行数字信号串并输出；延迟控制缓存电路，插入到上述并行信号线路中的至少1个中；上述延迟控制缓存电路对以N位并行接收到的低速数字信号，按照高速串行数字信号串的位周期单位或位周期的整数分之一的周期单位进行延迟控制，并输入到该并行信号线路中。
2.如权利要求1所述的光传送装置，其特征在于，上述延迟控制缓存电路将以N位并行接收的低速数字信号，作为在逻辑上串行排列的数据暂时存储，将从根据预先指定的延迟控制量选择的位位置开始的N位数据作为低速数字信号输出到上述并行信号线路中。
3.如权利要求1所述的光传送装置，其特征在于，上述延迟控制缓存电路具有存储器，用来暂时存储以N位并行接收的数字数据；写入地址产生器，产生N位并行数据的写入地址；寄存器，存储预先指定的延迟控制量；读取地址产生器，根据从上述写入地址产生器输出的写入地址和存储在上述寄存器中的延迟控制量，生成应对上述并行信号线路输出的N位数据的读取地址。
4.如权利要求1所述的光传送装置，其特征在于，上述电气电路部具有根据预先指定的控制量调整供给到特定的多路复用电路中的时钟信号的相位的延迟量微调部，使上述各多路复用电路以与所供给的时钟信号对应的规定的定时输出高速串行数字信号串的各位。
5.如权利要求1所述的光传送装置，其特征在于，上述并行信号线路中的多个具有上述延迟控制缓存电路；上述电气电路部具有与上述并行信号线路对应地存储延迟控制量的存储器、和将存储在上述存储器中的延迟控制量设定在上述延迟控制缓存电路中的控制部。
6.如权利要求4所述的光传送装置，其特征在于，上述电气电路部具有与上述并行信号线路对应地存储延迟控制量和时钟相位控制量的存储器、和将存储在上述存储器中的延迟控制量和时钟相位控制量设定到上述延迟控制缓存电路和延迟量微调部中的控制部。
7.一种光传送装置，具有包括与内部光传送线路耦合的多个光调制器的光调制部、和产生应向上述光调制部供给的多个高速串行数字信号串的电气电路部，其特征在于，上述电气电路部具有多个并行信号线路，分别以N位并行低速传送被编码器编码的发送数字信号，N为多个；多个多路复用电路，与上述各并行信号线路连接，分别将以N位并行接收到的低速数字信号转换成应向上述光调制部供给的高速串行数字信号串并输出；延迟控制部，在上述并行信号线路中的至少1个中，对N位并行的低速数字信号的延迟量以高速串行数字信号串的位周期单位进行控制，通过从上述多路复用电路输出的高速串行数字信号串的各位的输出定时控制，来对高速串行数字信号串的1位周期以内的延迟量进行微调。
8.如权利要求1所述的光传送装置，其特征在于，上述电气电路部具有信号合成电路，将从上述多个多路复用电路输出的高速串行数字信号串中的2个组合，并作为光调制用高速串行数字信号串输出。
9.如权利要求1所述的光传送装置，其特征在于，上述电气电路部具有将从上述多个多路复用电路中相互成对的多路复用电路输出的2个高速串行数字信号串中的一个作为输入的驱动电路、和将另一个作为输入的反转驱动电路；上述驱动电路的输出信号和来自上述反转驱动电路的输出信号被并行地供给到包含在上述光调制部中的1个光调制器中。
10.如权利要求1所述的光传送装置，其特征在于，上述电气电路部具有对并行供给的多个低速数字信号串进行编码并转换成N位并行的多组低速数字信号串的编码器，由上述编码器转换后的N位并行的低速数字信号串被输出到上述并行信号线路中。
11.如权利要求1所述的光传送装置，其特征在于，上述电气电路部具有分别对并行供给的多个低速数字信号串进行编码并转换成N位并行的多组低速数字信号串的多个编码器，由上述多个编码器转换后的N位并行的低速数字信号串被输出到上述并行信号线路中。
12.如权利要求9所述的光传送装置，其特征在于，上述电气电路部具有对并行供给的多个低速数字信号串进行编码并作为多组并行低速数字信号串输出的编码器、和将从该编码器输出的并行低速数字信号串分别分为N位并行的2组并行低速数字信号串的第1、第2分离器；与从上述第1分离器输出N位并行的低速数字信号串的并行信号线路连接的2个多路复用电路、和与从上述第2分离器输出N位并行低速数字信号串的并行信号线路连接的2个多路复用电路，分别成为上述1对多路复用电路。
13.一种光传送装置，具有将从外部光传送线路接收的多值调制光信号转换为电气的多个高速串行数字信号串并输出的光解调部、和将从上述光解调部接收到的多个高速串行数字信号串转换成多个低速数字信号串并输出的电气电路部，其特征在于，上述电气电路部具有多个并行信号线路，分别以N位并行传送数字信号，N为多个；多个分离电路，分别将高速串行数字信号串转换成N位并行的低速数字信号，并输出到上述并行信号线路；延迟控制缓存电路，在上述并行信号线路中的至少1个中，对以N位并行接收到的低速数字信号，按照高速串行数字信号串的位周期单位、或位周期的整数分之一的周期单位进行延迟控制并输出；至少1个译码器，将从上述并行信号线路接收到的N位并行的多个低速数字信号转换成编码形式不同的低速并行数字信号串。
14.如权利要求13所述的光传送装置，其特征在于，上述延迟控制缓存电路将以N位并行接收的低速数字信号，作为在逻辑上串行排列的数据暂时存储，将从根据预先指定的延迟控制量选择的位位置开始的N位数据作为低速数字信号输出到上述并行信号线路中。
15.如权利要求14所述的光传送装置，其特征在于，上述延迟控制缓存电路具有存储器，用来暂时存储以N位并行接收的数字数据；写入地址产生器，产生N位并行数据的写入地址；寄存器，存储预先指定的延迟控制量；读取地址产生器，根据从上述写入地址产生器输出的写入地址和存储在上述寄存器中的延迟控制量，生成应对上述并行信号线路输出的N位数据的读取地址。
16.如权利要求13所述的光传送装置，其特征在于，上述电气电路具有相位调制用译码器、多值调制用译码器、篱栅译码器中的至少一个，作为上述译码器。
17.一种光传送装置用的集成电路装置，其特征在于，具有编码器，分别以N位并行接收低速数字信号，N为多个；多个并行信号线路，传送从上述编码器输出的N位并行的低速数字信号；多个多路复用电路，分别将从上述并行信号线路中的一个以N位并行接收到的低速数字信号转换成应供给到上述光调制部中的高速串行数字信号串并输出；多个延迟控制缓存电路，分别插入到上述并行信号线路中的至少1个中，对以N位并行接收到的低速数字信号，按照高速串行数字信号串的位周期单位或位周期的整数分之一的周期单位进行延迟控制并输出；用来对上述各延迟控制缓存电路有选择地设定延迟控制量的机构。
18.一种光传送装置用的集成电路装置，其特征在于，具有多个分离电路，分别接收高速串行数字信号串，并以N位并行转换成低速数字信号并输出，N为多个；多个并行信号线路，传送从上述分离电路输出的N位并行的低速数字信号；多个延迟控制缓存电路，分别插入到上述并行信号线路中的至少1个中，对以N位并行接收到的低速数字信号，按照高速串行数字信号串的位周期单位或位周期的整数分之一的周期单位进行延迟控制并输出；译码器，与上述多个并行信号线路连接；用来对上述各延迟控制缓存电路有选择地设定延迟控制量的机构。
全文摘要
本发明提供一种能够电气地调整与多值光调制部或解调部连接的多个数字信号路径的延迟时间差的光传送装置。该光传送装置在需要信号延迟的电气数字信号线路中具有延迟控制部，该延迟控制部以高速串行数字信号串的位周期单位控制N位并行的低速数字信号的延迟量，并通过对从上述多路复用电路输出的高速串行数字信号串的各位的输出定时控制，来微调高速串行数字信号串的1位周期以内的延迟量。
文档编号H04J14/00GK1874199SQ200610005798
公开日2006年12月6日 申请日期2006年1月16日 优先权日2005年5月31日
发明者菊池信彦 申请人:日立通讯技术株式会社