Pcie设备通信系统的制作方法
【技术领域】
[0001] 本发明涉及一种PCIE设备通信系统。
【背景技术】
[0002] 电子设备（如服务器）的CPU (central processing unit，中央处理器）及PCH (platform controller hub，平台控制中枢）都有用于连接 PCIE (Peripheral Component Interconnect Express，外围元件互联高速）设备的PCIE接口。然而，CPU的PCIE总线支 持PCIE 3. 0协议，最大传输速度为8GT/s，PCH的PCIE总线仅支持PCIE 2. 0协议，最大传 输速度为5GT/s。显然，CPU传输PCIE信号的速度比PCH传输PCIE信号的速度快，并且支 持PCIE 3. 0协议的PCIE设备与CPU相连，将会获取最大的传输速度，其性能也会得到更好 地发挥。但是，如果CPU上有闲置的PCIE接口而支持PCIE 3. 0协议的PCIE设备仍与PCH 通讯时，这样不仅使得CPU上闲置的PCIE接口没有得到充分的利用，还会影响PCIE设备的 性能的发挥。
【发明内容】
[0003] 鉴于上述内容，有必要提供一种能将与PCH通信的PCIE设备切换到与CPU进行通 信的PCIE设备通信系统。
[0004] 一种PCIE设备通信系统，包括一中央处理器、一平台控制中枢、一第一电子开关、 一第二电子开关、一 PCIE接口、一第一 PCIE设备、一 PCIE插槽及一第二PCIE设备，所述 中央处理器包括一第一信号接口，所述平台控制中枢包括一信号接口、一第一通用输入输 出引脚及一第二通用输入输出引脚，所述第一及第二电子开关均包括一第一端、一第二端、 一第三端及一第四端，所述第一电子开关的第一端与所述中央处理器的第一信号接口相 连，所述第一电子开关的第二端与所述PCIE接口相连，所述第一电子开关的第三端与所述 第二电子开关的第三端相连，所述第一电子开关的第四端与所述平台控制中枢的第一通用 输入输出引脚相连，所述第二电子开关的第一端与所述PCIE插槽相连，所述第二电子开关 的第二端与所述平台控制中枢的信号接口相连，所述第二电子开关的第四端与所述平台控 制中枢的第一通用输入输出引脚相连，所述平台控制中枢的第二通用输入输出引脚与所述 PCIE接口相连，所述PCIE接口用于连接所述第一 PCIE设备，所述PCIE插槽用于连接所述 第二PCIE设备，所述平台控制中枢通过所述第二通用输入输出引脚侦测所述PCIE接口是 否与所述第一 PCIE设备相连，当侦测到所述PCIE接口与所述第一 PCIE设备相连时，所述 平台控制中枢的第一通用输入输出引脚输出一第一控制信号给所述第一及第二电子开关 的第四端，所述第一电子开关的第一端与第二端相连，所述中央处理器通过所述第一信号 接口、所述第一电子开关的第一端及第二端及所述PCIE接口与所述第一 PCIE设备通信，所 述第二电子开关的第一端与第二端相连，所述平台控制中枢通过所述平台控制中枢的信号 接口、所述第二电子开关的第一及第二端及所述PCIE插槽与所述第二PCIE设备通信，当侦 测到所述PCIE接口未与所述第一 PCIE设备相连时，所述平台控制中枢的第一通用输入输 出引脚输出一第二控制信号给所述第一及第二电子开关的第四端，所述第一电子开关的第 一端与第三端相连，所述第二电子开关的第一端与第三端相连，所述中央处理器通过所述 第一信号接口、所述第一电子开关的第一端及第三端、所述第二电子开关的第一端及第三 端及所述PCIE插槽与所述第二PCIE设备通信。
[0005] 本发明PCIE设备通信系统通过所述平台控制中枢侦测所述PCIE接口是否与所 述第一 PCIE设备相连，并在侦测到所述PCIE接口未与所述第一 PCIE设备相连时，所述平 台控制中枢控制所述第一及第二电子开关将原来与所述平台控制中枢通信的第二PCIE设 备切换到与所述中央处理器的第一信号接口相连，以实现所述中央处理器与所述第二PCIE 设备之间的通信。
【附图说明】
[0006] 下面参照附图结合较佳实施方式对本发明作进一步详细描述： 图1为本发明PCIE设备通信系统的较佳实施方式的原理框图。
[0007] 主要元件符号说日日
如下【具体实施方式】将结合上述附图进一步说明本发明。
【具体实施方式】
[0008] 请参考图1，本发明PCIE设备通信系统100的较佳实施方式包括一 CPU (central processing unit，中央处理器）10、一 PCH (platform controller hub，平台控制中枢）20、 一第一电子开关 30、一第二电子开关 40、一 PCIE (Peripheral Component Interconnect Express，外围元件互联高速）接口 50、一第一 PCIE设备60、一 PCIE插槽70、一第二PCIE 设备80及一第三PCIE设备90。
[0009] 所述CPU 10包括一第一信号接口 12、一第二信号接口 16。所述PCH 20包括一信 号接口 22、一第一 GPI0 (general purpose input output，通用输出输出）引脚 26 及一第 二GPI0引脚28。所述第一电子开关30及所述第二电子开关40均包括一第一端A1、一第 二端B1、一第三端C1及一第四端S1。在其它实施方式中，所述CPU 10及所述PCH 20所包 括的信号接口的数量可根据实际情况进行相应调整。
[0010] 所述第一电子开关30的第一端A1与所述CPU 10的第一信号接口 12相连。所述 第一电子开关30的第二端B1与所述PCIE接口 50相连。所述第一电子开关30的第三端 C1与所述第二电子开关40的第三端C1相连。所述第一电子开关30的第四端S1与所述 PCH 20的第一 GPIO引脚26相连。所述第二电子开关40的第一端A1与所述PCIE插槽70 相连。所述第二电子开关40的第二端B1与所述PCH 20的信号接口 22相连。所述第二电 子开关40的第四端S1与所述PCH 20的第一 GPIO引脚26相连。所述PCH 20的第二GPIO 引脚28与所述PCIE接口 50相连。所述CPU 10的第二信号接口 16与所述第三PCIE设备 90相连。所述PCIE接口 50用于连接所述第一 PCIE设备60。所述PCIE插槽70用于插接 第二PCIE设备80。
[0011] 工作时，