锁存电路及包括其的锁存电路阵列的制作方法
【专利说明】锁存电路及包括其的锁存电路阵列
[0001]相关申请的交叉引用
[0002]本申请要求于2014年12月8日提交的申请号为10-2014-0174711的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
[0003]本发明的示例性实施例涉及一种锁存电路及包括其的锁存电路阵列。
【背景技术】
[0004]用于储存数据的锁存电路是半导体器件中最广泛使用的电路之一。随着半导体器件的集成度增加，锁存电路的储存节点处的电容降低。因此，当储存在锁存电路的储存节点中的数据意外地改变时，存在更多的软错误。软错误是储存在锁存电路中的数据由于宇宙射线(诸如阿尔法粒子)而改变的现象。
[0005]已经提出了抵抗软错误的锁存电路。最能代表这个的锁存电路是称作双互锁储存单元(DICE)的锁存电路，其公布于(Calin et al.，"Upset Hardened Memory Design forSubmicron CMOS Technology,,，IEEE Transact1ns on Nuclear Science, Vol.43, N0.6DEC.1996) o
[0006]图1图示了在该文章中公布的锁存电路的配置。
[0007]参见图1，锁存电路包括第一储存节点SNl到第四储存节点SM、第一晶体管对到第四晶体管对110、120、130和140以及连接单元150。
[0008]第一晶体管对110到第四晶体管对140包括通过相应的储存节点SNl到SM而串联连接的相应的PMOS晶体管111到141以及NMOS晶体管112到142。储存节点SNl到储存节点SM中的每个连接到前一级(prev1us stage)中的晶体管对的NMOS晶体管的栅极以及后一级(next stage)中的晶体管对的PMOS晶体管的栅极。例如，储存节点SN2连接到前一级中的第一晶体管对110的NMOS晶体管112的栅极以及后一级中的第三晶体管对130的PMOS晶体管131的栅极。
[0009]连接单元150包括四个NMOS晶体管151到154。NMOS晶体管151到154在选择信号SEL被激活时导通，从而将数据线D与储存节点SN2和SM电连接，以及将反向数据线DB与储存节点SNl和SN3电连接。储存节点SN2和SM与储存节点SNl和SN3具有相反的极性。
[0010]图1中的锁存电路对由于宇宙射线而产生的软错误具有很强的抗干扰性。除非储存在储存节点SNl到SM的两个或更多个中的数据由于宇宙射线而改变，否则储存在锁存电路中的数据可以无错误地保持完好。例如，当逻辑电平“H”、“L”、“H”和“L”的数据已经储存在相应的储存节点SNl、SN2、SN3和SM中时，虽然储存在储存节点SNl中的数据由于宇宙射线而从逻辑高电平“H”改变到逻辑低电平“L”，但是储存在储存节点SNl中的数据可以由于PMOS晶体管111而再次从逻辑低电平“L”改变到逻辑高电平“H”。S卩，在图1的锁存电路中，由于储存在两个或更多个储存节点中的数据改变的可能性非常低，因此除非储存在两个或更多个储存节点中的数据由于宇宙射线而改变，否则不产生软错误。
[0011 ] 当连接单元150将储存节点SNl到SM与数据线D和DB连接时，锁存电路在写入操作期间将数据从数据线D和DB传输到储存节点SNl到SM，以及在读取操作期间将数据从储存节点SNl到SM传输至数据线D和DB。S卩，当数据线D和DB具有强的驱动力时，在锁存电路上执行写入操作。当数据线D和DB具有弱的驱动力时，在锁存电路上执行读取操作。然而，即使在读取操作中，储存在锁存电路中的数据也可能丢失，因为储存在储存节点SNl到SM中的数据由于数据线D和DB中剩余的电荷而被反相。
【发明内容】
[0012]各种实施例针对能够在执行读取操作时防止储存的数据丢失的锁存电路及包括其的锁存电路阵列。
[0013]在一个实施例中，锁存电路可以包括:第一储存节点到第四储存节点；第一晶体管对到第四晶体管对，每个晶体管对适用于包括通过第一储存节点到第四储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，第一储存节点到第四储存节点中的每个连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；第一连接单元，其适用于当执行读取操作和写入操作时将数据总线与第一储存节点到第四储存节点中的第K储存节点电连接，其中，K是I以上且4以下的整数；以及一个或更多个第二连接单元，其适用于当执行写入操作时将数据总线与第一储存节点到第四储存节点中除了第K储存节点之外的一个或更多个电连接。
[0014]数据总线可以包括:第一数据线和第二数据线，其适用于传送具有与第一数据线的相位相反的相位的数据。
[0015]当执行读取操作和写入操作时，第一连接单元可以将第一数据线与第K储存节点电连接。当执行写入操作时，第二连接单元可以将第一数据线与第一储存节点到第四储存节点中除了第K储存节点之外的一个连接以及将第二数据线与第一储存节点到第四储存节点中的剩余的两个储存节点连接。
[0016]在一个实施例中，锁存电路阵列可以包括:数据总线；控制电路，其适用于当执行写入操作时激活第一读取/写入信号到第N读取/写入信号中的一个以及第一写入信号到第N写入信号中的一个，以及当执行读取操作时激活第一读取/写入信号到第N读取/写入信号中的一个；以及第一锁存电路到第N锁存电路，每个锁存电路适用于包括第一储存节点到第四储存节点，接收第一写入信号到第N写入信号中的对应的一个以及第一读取/写入信号到第N读取/写入信号中的对应的一个，当对应的读取/写入信号被激活时将数据总线与第一储存节点到第四储存节点中的一个电连接，以及当对应的写入信号被激活时将数据总线与第一储存节点到第四储存节点中除了已连接的储存节点之外的一个或更多个电连接。
[0017]第一锁存电路到第N锁存电路中的每个可以包括:第一储存节点到第四储存节点；第一晶体管对到第四晶体管对，每个晶体管对适用于包括通过第一储存节点到第四储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，第一储存节点到第四储存节点中的每个连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；第一连接单元，其适用于当对应的读取/写入信号被激活时将数据总线与第一储存节点到第四储存节点中的第K储存节点电连接，其中，K是I以上且4以下的整数；以及一个或更多个第二连接单元，其适用于当对应的写入信号被激活时将数据总线与第一储存节点到第四储存节点中除了第K储存节点之外的一个或更多个电连接。
[0018]在一个实施例中，锁存电路可以包括:多个储存节点；多个晶体管对，每个晶体管对包括通过所述多个储存节点中的对应的一个而串联连接的PMOS晶体管和NMOS晶体管，其中，每个储存节点连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；第一连接单元，其适用于当执行读取操作和写入操作时将数据总线与储存节点中的一个电连接；以及多个第二连接单元，其适用于当执行写入操作时将数据总线与剩余的储存节点电连接。
【附图说明】
[0019]图1图示已知的锁存电路的配置。
[0020]图2图示根据本发明的一个实施例的锁存电路的配置。
[0021]图3是图示图2的锁存电路的写入操作的时序图。
[0022]图4是图示图2的锁存电路的读取操作的时序图。
[0023]图5图示根据本发明的一个实施例的锁存电路阵列的配置。
【具体实施方式】
[0024]下面将参照附图详细地描述各种实施例。然而，本发明可以以各种方式实施，并且不应被解释为局限于本文阐述的实施例。相反地，这些实施例被提供以使本公开彻底且完整，并这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记指代本发明的各种附图和实施例中的相同部分。
[0025]图2图示根据本发明的一个实施例的锁存电路200的配置。
[0026]参见图2，锁存电路200可以包括第一储存节点SNl到第四储存节点SM、第一晶体管对210到第四晶体管对240、第一连接单元250以及第二连接单元261到263。数据总线DATA_T和DATA_B是在其上传输要写入锁存电路200中的数据以及要从锁存电路200读取的数据的总线，并且可以包括具有相反极性的第一数据线DATA_T和第二数据线DATA_B。
[0027]第一晶体管对210到第四晶体管对240可以包括通过相应的储存节点SNl到SM而串联连接的相应的PMOS晶体管211到241以及相应的NMOS晶体管221到242。第一储存节点SNl到第四储存节点SM中的每个可以连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极。例如，第二储存节点SN2可以连接到前一级中的第一晶体管对210的NMOS晶体管212的栅极以及后一级中的第三晶体管对230的PMOS晶体管231的栅极。放置在第一储存节点SNl的前一级中的晶体管对可以是第四晶体管对240，而放置在第四储存节点SM的后一级中的晶体管对可以是第一晶体管对210。
[0028]当对锁存电路200执行读取操作和写入操作时，第一连接单元250可以将第二储存节点SN2与数据总线DATA_T和DATA_B中的一个电连接。读取操作可以是指用于将数据从锁存电路200传输到数据总线DATA_T和DATA_B的操作，而写入操作可以是指用于将数据从数据总线DATA_T和DATA_B传输到锁存电路200的操作。尽管图2已经图示第一连接单元250将第二储存节点SN2与数据总线DATA_T和DATA_B中的第一数据线DATA_T电连接，但第一连接单元250可以将第一储存节点SNl到第四储存节点SM中的任意一个与数据总线DATA_T和DATA_B的第一数据线DATA_T和第二数据线DATA_B中的任意一个连接。第一连接单元250可以是NMOS晶体管。当对锁存电路200执行读取操作和写入操作时，控制第一连接单元250的读取/写入信号SEL_RW可以被激活。
[0029]当对锁存电路200执行写入操作时，第二连接单元261到263可以将第一储存节点SNl、第三储存节点SN3和第四储存节点SM与数据总线DATA_T和DATA_B电连接。第二连接单元261到263与第一连接单元250的不同在于第二连接单元261到263仅在写入操作中被激活，而在读取操作中不被激活。图2已经图示第二连接单元261到263的数目为3，并且第一储存节点SN1、第三储存节点SN3和第四储存节点SM与数据总线DATA_T和DATA_B电连接。在某些实施例中，第二连接单元的数目可以为I或更多