求和单元230的配置的框图。在图4中，相位信息求和单元230可以包括上行信号加法器410和下行信号加法器420。上行信号加法器410可以接收从滤波单元220输出的上行信号UP、时钟信号CLK和第二时钟信号CLK/no上行信号加法器410还可以产生第一相位控制信号MAFUP〈0:m>。上行信号加法器410可以在求和时间期间对输入的上行信号UP的数目求和，并输出求和结果。上行信号加法器410可以在时钟信号CLK的每个周期接收上行信号UP。上行信号加法器410还可以输出与在第二时钟信号CLK/n的每个周期求和的上行信号UP的数目相对应的信息作为第一相位控制信号MAFUP〈0:m>。上行信号加法器410可以将在求和时间期间求和的上行信号UP的数目输出为多位二进制码。
[0032]下行信号加法器420可以接收从滤波单元220输出的下行信号DN、时钟信号CLK和第二时钟信号CLK/n。下行信号加法器420还可以产生第二相位控制信号MAFDN〈0:m>。下行信号加法器420可以在求和时间期间求和输入的上行信号UP的数目，并输出求和结果。下行信号加法器420可以在时钟信号CLK的每个周期接收下行信号DN，并且输出与在第二时钟信号CLK/n的每个周期求和的下行信号DN的数目相对应的信息作为第二相位控制信号MAFDN〈0:m>。下行信号加法器420可以将在求和时间期间求和的下行信号DN的数目输出为多位二进制码。
[0033]参照图5，示出了图4的上行信号加法器410的配置被示出的示图。在图5中，上行信号加法器410可以包括XOR门501、AND门503以及第一触发器511、第二触发器513和第三触发器515。XOR门501可以接收上行信号UP和第一触发器511的输出，并且产生求和信号SUMUP。AND门503可以接收上行信号UP和第一触发器511的输出，并且产生进位信号(carry signal) CARRYUP。第一触发器511可以接收求和信号SUMUP和时钟信号CLK，并且产生延迟的求和信号SUMUPD。第二触发器513可以接收求和信号SUMUP和第二时钟信号CLK/4。第二触发器513还可以产生第一相位控制信号的LSB MAFUP〈0>。第三触发器515可以接收进位信号CARRYUP和第二时钟信号CLK/4。第三触发器515还可以产生第一相位控制信号的MSB MAFUP<1>0图5示出其中η被设定为4并且上行信号加法器410在求和时间期间求和两个上行信号UP的配置。然而，上行信号加法器410可以被调整为使用上述方法求和更大数目的上行信号UP，或者其它组件可以被增加至上行信号加法器410。下行信号加法器420与上行信号加法器410的不同仅在于:下行信号加法器420接收下行信号DN而不是上行信号UP。更具体地，上行信号加法器420可以具有与上行信号加法器410大体相同的配置。
[0034]参照图6，示出了图5的上行信号加法器410的操作被示出的时序图。在图6中，假设在求和时间(即，第二时钟信号CLK/n的周期)期间输入两个上行信号UP。当第一上行信号UPl被输入时，XOR门501可以输出高电平求和信号SUMUP。此外，AND门503可以输出低电平进位信号CARRYUP。求和信号SUMUP可以通过第一触发器511被延迟时钟信号CLK的周期，并且输出为延迟的求和信号SUMUP。当第二上行信号UP2被输入时，XOR门501可以输出低电平求和信号SUMUP。此外，AND门503可以输出高电平进位信号CARRYUP。第二触发器513可以响应于第二时钟信号CLK/n来输出低电平求和信号SUMUP作为第一相位控制信号的LSB MAFUP<0>o此外，第三触发器515可以响应于第二时钟信号CLK/n来输出高电平进位信号CARRYUP作为第一相位控制信号的MSB MAFUP〈1>。因此，第一相位控制信号MAFUP〈0:1>可以具有逻辑值I或0，并且具有指示在求和时间期间产生上行信号UP两次的信息。
[0035]因为滤波单元220在时钟信号CLK的每个周期接收从相位检测单元210输出的早相位检测信号ER和晚相位检测信号LT，并且对接收到的信号执行操作，因此滤波单元220可以在相对短的周期获得相位信息。即使相位检测单元210和滤波单元220在短的周期获得相位信息，相位信息求和单元230也可以对在相对长的周期期间获得的相位信息求和。相位内插器240可以基于在每个相对长的周期求和的相位信息来更新。因此，时钟和数据恢复电路2的功耗以及使用时钟和数据恢复电路2的系统I的功耗可以被有效地降低。
[0036]参照图7，系统1000可以包括一个或更多个处理器1100。处理器1100可以被单独使用或与其它处理器结合使用。芯片组1150可以电耦接至处理器1100。芯片组1150是用于处理器1100与系统1000的其它组件之间的信号的通信路径。其它组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及磁盘驱动控制器1300。根据系统1000的配置，可以通过芯片组1150传输若干不同信号中的任意一种。
[0037]存储器控制器1200可以电耦接至芯片组1150。存储器控制器1200可以通过芯片组1150来接收从处理器1100提供的请求。存储器控制器1200可以电耦接至一个或更多个存储器件1350。存储器件1350可以包括上述时钟和数据恢复电路。
[0038]芯片组1150还可以电耦接至I/O总线1250。I/O总线1250可以用作用于信号从芯片组1150到I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用若干通信协议中的任意一种以与I/O设备1410、1420和1430通信。
[0039]磁盘驱动控制器1300还可以电耦接到芯片组1150。磁盘驱动控制器1300可以用作芯片组1150与一个或更多个内部磁盘驱动器1450之间的通信路径。磁盘驱动控制器1300和内部磁盘驱动器1450可以使用几乎任意类型的通信协议彼此通信或与芯片组1150通信。
[0040]虽然上面已经描述某些实施例，但是本领域技术人员应该理解的是，实施例仅是通过示例的方式而被描述。因此，所述时钟和数据恢复电路不应基于所述实施例受到限制。更确切地说，当结合上面描述和附图时，所述时钟和数据恢复电路应该仅受到所附权利要求限制。
[0041]通过以上实施例可见，本申请可以提供以下技术方案。
[0042]技术方案1.一种时钟和数据恢复电路，包括:
[0043]相位检测单元，被配置为通过比较时钟信号和数据来产生早相位检测信号和晚相位检测信号；
[0044]滤波单元，被配置为基于早相位检测信号的产生次数的数目和晚相位检测信号的产生次数的数目来产生上行信号和下行信号；
[0045]相位信息求和单元，被配置为在时钟信号的每个周期接收滤波单元的输出，并通过在求和时间期间求和从滤波单元接收的上行信号的数目和下行信号的数目来产生第一相位控制信号和第二相位控制信号，求和时间是时钟信号的周期的η倍大，其中，η是等于或大于2的整数；以及
[0046]相位内插器，被配置为根据第一相位控制信号和第二相位控制信号来调整时钟的相位。
[0047]技术方案2.根据技术方案I所述的时钟和数据恢复电路，其中，相位检测单元在通过分割时钟信号而获得的分割的时钟信号的上升边缘处捕捉数据的电平，并对捕捉的电平执行操作以产生早相位检测信号和晚相位检测信号。
[0048]技术方案3.根据技术方案I所述的时钟和数据恢复电路，其中，当早相位检测信号的产生次数的数目与晚相位检测信号的产生次数的数目之间的差达到预定值时，滤波单元产生上行信号和下行信号中的一个。
[0049]技术方案4.根据技术方案I所述的时钟和数据恢复电路，其中，滤波单元包括移动平均滤波器。
[0050]技术方案5.根据技术方案I所述的时钟和数据恢复电路，其中，相位信息求和单元包括:
[0051]上行信号加法器，被配置为在求和时间期间求和从滤波单元输出的上行信号的数目，并输出第一相位控制信号；以及
[0052]下行信号加法器，被配置为在求和时间期间求和从滤波单元输出的下行信号的数目，并输出第二相位控制信号。
[0053]技术方案6.根据技术方案5所述的时钟和数据恢复电路，其中，上行信号加法器检测是否在时钟信号的每个周期输出上行信号，并将在求和时间期间求和的上行信号的数目输出为多位二进制码。
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